JPH02135892A - Burst gate pulse generating circuit - Google Patents

Abstract

PURPOSE:To stable generate BGP when power is supplied or even if disturbance noise is mixed by using the oscillation output signal of VXO(voltage control type crystal oscillator) as the clock of a BGP(burst gate pulse) counter. CONSTITUTION:Since the vibrator of VXO 6 is composed of liquid crystal, the sharpness Q is largely high and oscillation is stable. Thus, VXO 6 can perform oscillation with a prescribed frequency immediately after power is supplied and it has a strong resistance against disturbance noise. When the oscillation output signal of 2nfSC is generated from VXO 6, the signal of 2n/mfSC is impressed on a BGP counter 10 since the signal of 2nfSC is frequency-divided into 1/m in a frequency-dividing circuit 9. Since n/m is set to a value of positive integer, the signal even-number times as much as fSC is impressed on the BGP counter 10 as the clock. Thus, BGP can stably be obtained since the oscillation frequency is odd-number times as much as an auxiliary color carrier and BGP is generated by using the oscillation output of VXO 6 with high Q.

Description

【発明の詳細な説明】 （り産業上の利用分野 本発明は、家庭用ＶＴＲ（ビデオテープレコーダ）など
に用いて好適なりＧＰ（バーストゲートパルス）発生回
路に関するもので、特に安定にＢＧＰを得ることが出来
るＢＧＰ発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a GP (burst gate pulse) generation circuit suitable for use in home VTRs (video tape recorders), etc., and particularly relates to a circuit for stably obtaining BGP. This invention relates to a BGP generation circuit that can perform

（ロ）従来の技術 ＶＴＲにおいては、カラーテレビジョン信号の記録再生
処理に際してバースト信号の抜取りゃ再挿入などの操作
が必要であり、その為のＢＧＰを得ることが必要となる
。従来、そのようなりＧＰ発生回路として特開昭５６−
２５８８３号公報が知られている。第２図は、前記公報
に記載されたＢＧＰ発生回路を示すもので、端子（１）
から水平同期信号が印加されるＡＰＣ（自動位相制御）
検波回路（２）と、水平同期信号周波数（ｒＩ４）のＮ
倍（Ｎは整数）で発振するｖｃｏ（ｚ圧制御型発振器）
（３）と、端子（１）から水平同期信号が印加されると
ともに、前記Ｖ　ＣＯ（３）の出力信号をクロック信号
として計数するＢＧＰカウンタ（４）とを備えている。(b) Conventional technology In VTRs, operations such as extraction and reinsertion of burst signals are required when recording and reproducing color television signals, and it is necessary to obtain BGP for this purpose. Conventionally, such a GP generation circuit was developed in Japanese Patent Application Laid-Open No. 1986-
No. 25883 is known. Figure 2 shows the BGP generation circuit described in the above publication, where the terminal (1)
APC (Automatic Phase Control) to which a horizontal synchronization signal is applied from
Detection circuit (2) and horizontal synchronization signal frequency (rI4) N
VCO (z pressure controlled oscillator) that oscillates at multiple times (N is an integer)
(3), and a BGP counter (4) to which a horizontal synchronizing signal is applied from the terminal (1) and counts the output signal of the VCO (3) as a clock signal.

Ｖ　ＣＯ（３）は、水平同期信号に同期して発振するよ
うにＡＰＣ検波回路（２）から制御信号が加えられてい
るので、水平同期信号に同期したＮ−ｆ’、ｌの信号が
、ＢＧＰカウンタ（４）に印加される、すると、ＢＧＰ
カウンタ（４）は、端子（１）からの水平同期信号に応
じて前記Ｎ−ｒ、の信号を計数し、所定計数後に「Ｈ」
レベルの出力信号を出力端子（５）に発生する。そして
、更に所定計数後に前記出力信号が「Ｈ」レベルから「
、Ｌ」レベルに反転する。その結果、出力端子（５）に
ＢＧＰを得ることが出来る。第２図の回路においては、
ＢＧＰカウンタ（４）に印加されるクロック信号が、水
平同期信号に同期しているので、ジッタの無いＢＧＰを
得ることが出来る。Since a control signal is applied to the V CO (3) from the APC detection circuit (2) so that it oscillates in synchronization with the horizontal synchronization signal, the N-f', l signal synchronized with the horizontal synchronization signal is applied to the BGP counter (4), then the BGP
The counter (4) counts the signals of N-r according to the horizontal synchronization signal from the terminal (1), and after a predetermined count, the signal becomes "H".
A level output signal is generated at the output terminal (5). Then, after a further predetermined count, the output signal changes from the "H" level to "
, is inverted to "L" level. As a result, BGP can be obtained at the output terminal (5). In the circuit shown in Figure 2,
Since the clock signal applied to the BGP counter (4) is synchronized with the horizontal synchronization signal, jitter-free BGP can be obtained.

（八〉発明が解決しようとする課題 しかしながら、第２図の回路においてはＶＣＯ（３）の
ロックレンジが水平同期信号にロックする為に広く設定
されており、発振の安定性が欠けるという問題があった
。特に、電源投入時や水平同期信号に外来ノイズが混入
した場合など、その発振が乱れ、ＢＧＰも乱れてしまう
という問題があった。又、Ｖ　ＣＯ（３）が色副搬送波
信号と無関係である為、バースト信号と同一のパルス幅
を有するＢＧＰを作成することが困難であった。(8) Problems to be Solved by the Invention However, in the circuit shown in Fig. 2, the lock range of the VCO (3) is set wide in order to lock to the horizontal synchronization signal, and there is a problem that oscillation stability is lacking. In particular, there was a problem that when the power was turned on or when external noise entered the horizontal synchronization signal, the oscillation would be disrupted and the BGP would also be disrupted.Also, there was a problem that the V CO (3) was not connected to the color subcarrier signal. Because they are unrelated, it has been difficult to create BGP that has the same pulse width as the burst signal.

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、発振周波数
が色副搬送波周波数の２ｎ倍（ｎは正の整数）で、Ｑの
高い出力信号を発生する電圧制御型発振器と、水平同期
信号に応じて前記電圧制御型発振器の出力信号を計数し
、バーストゲートパルスを発生するバーストゲートパル
スカウンタとから成ることを特徴とする。(d) Means for Solving the Problems The present invention has been made in view of the above-mentioned points. A burst gate pulse counter counts output signals of the voltage controlled oscillator and generates burst gate pulses according to a horizontal synchronization signal.

（ネ）作用 本発明に依れば、発振周波数が色副搬送波の偶数倍で、
Ｑの高い重圧制御型発振器の発振出力を用いてＢＧＰを
作成しているので、ＢＧＰを安定に得ることが出来る。(f) Effect According to the present invention, the oscillation frequency is an even multiple of the color subcarrier,
Since the BGP is created using the oscillation output of the high-Q pressure controlled oscillator, the BGP can be stably obtained.

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（６）は
色副搬送波周波数ｒｓｃの２１（ｎは整数）倍で発振す
るＶＸＯ（電圧制御型水晶発振器）、（７）は端子（８
）からのバースト信号と前記ｖＸＯ（６）の発振出力信
号との位相比較を行ない、その差に応じて前記Ｖ　Ｘ　
Ｏ（６）の発振を制御するＡＰＣ検波回路、（９）は前
記Ｖ　Ｘ　Ｏ（６）の２ｎｆ’ｓｃの発振出力信号を１
　／　ｍに分周する分周回路、及び（１０）は端子（１
１）からの水平同期信号に応じて、前記分周回路（９）
の分周出力を計数し、ＢＧＰを出力端子（１２）に発生
するＢＧＰカウンタである。(F) Embodiment Figure 1 is a circuit diagram showing an embodiment of the present invention, and (6) is a VXO (voltage controlled crystal oscillator) that oscillates at 21 times (n is an integer) the color subcarrier frequency rsc. , (7) is the terminal (8
) and the oscillation output signal of the vXO (6), and depending on the difference, the V
The APC detection circuit (9) controls the oscillation of the V
/m, and (10) is the terminal (1
According to the horizontal synchronization signal from 1), the frequency dividing circuit (9)
This is a BGP counter that counts the frequency-divided output of and generates BGP at the output terminal (12).

Ｖ　Ｘ　Ｏ（６）は、その振動子が水晶である為、その
Ｑ（先鋭度）が非常に高く発振が非常に安定している。Since the oscillator of V X O (6) is a crystal, its Q (sharpness) is very high and the oscillation is very stable.

その為、電源投入時に、すぐに所定周波数で発振するこ
とが出来、外乱ノイズに対しても強い、今、ｖ　ｘ　Ｏ
＜６）から２ｎｆ’ｓｃの発振出力信号が発生すると、
該信号は分周回路（９）で１７　ｍに分周される。その
為、２ｎ／ｍｆ’ｓｃの信号がＢＧＰカウンタ（１０）
に印加きれる。ここで、ｎ７ｍは正の整数となるような
値に設定される。その為、ＢＧＰカウンタ（１０）には
ｆ’ｓｃの偶数倍の信号がクロックとして印加される０
例えば、第３図（ロ）の信号がクロック信号としてＢＧ
Ｐカウンタ（１０）に印加きれ、端子（１１）から第３
図（りの如き水平同期信号が印加されたとする。すると
、ＢＧＰカウンタ（１０）は、第３図（イ）の水平同期
信号の立ち上がりをトリガとして、第３図（ロ）の信号
を計数し、６周期（６カウント）後にｒ　Ｈ、レベルの
信号を発生する。そして、更に計数が進み２周期（２カ
ウント）後に「ＬＪレベルの信号に反転する。Therefore, when the power is turned on, it can immediately oscillate at a predetermined frequency, and is resistant to disturbance noise.
<6) When an oscillation output signal of 2nf'sc is generated,
The signal is frequency-divided into 17 m by a frequency divider circuit (9). Therefore, the 2n/mf'sc signal is sent to the BGP counter (10).
can be applied completely. Here, n7m is set to a value that is a positive integer. Therefore, a signal that is an even multiple of f'sc is applied as a clock to the BGP counter (10).
For example, the signal in Figure 3 (b) is used as the clock signal by BG.
When the voltage is applied to the P counter (10), the third
Assume that a horizontal synchronization signal as shown in Fig. 3 (ri) is applied.Then, the BGP counter (10) uses the rise of the horizontal synchronization signal in Fig. 3 (a) as a trigger, and counts the signal in Fig. 3 (b). , after 6 cycles (6 counts), a signal at rH level is generated.Then, the counting progresses further and after 2 cycles (2 counts), it is inverted to a signal at level LJ.

従って、第１図の回路によれば、第３図（ハ）の如きＢ
ＧＰを出力端子（１２）に安定に得ることが出来る。Therefore, according to the circuit of FIG. 1, B as shown in FIG.
GP can be stably obtained at the output terminal (12).

ところで、第１図の回路において、Ｖ　Ｘ　Ｏ（６）の
発振出力をｒｓｃの偶数倍に設定しているのは、水平同
期信号と副搬送波とがインターリーブ関係になっている
為である。それについて説明する。By the way, in the circuit shown in FIG. 1, the oscillation output of V X O (6) is set to an even multiple of rsc because the horizontal synchronization signal and the subcarrier are in an interleaved relationship. Let me explain about it.

今、Ｖ　Ｘ　Ｏ（６）の発振出力を反転させず直接ＢＧ
Ｐカウンタ（１１）に印加させたとすると、水平同期信
号とクロック信号との位相関係は、第４図（イ）及び（
ロ）の如くなる。すると、ＢＧＰとしては、第４図（ハ
）の如きものが発生する。第４図（ハ）のＢＧＰは、第
４図（イ）の水平同期信号に比べ一定時間（Ｔゎ）の位
相遅れを持つように設定されるが、この場合には図から
明らかな如く、２回目のパルスで、それ以上の遅れが生
じてしまう。そして、以降１水平同期毎にその位相遅れ
が発生し、これが画面上でのジッタになる。これは、副
搬送波ｆ、Ｃが水平同期信号ｆｌ（に対し くただし、ｎ、は正の整数） のインターリーブ関係を有している為である。Now, without inverting the oscillation output of V
Assuming that the signal is applied to the P counter (11), the phase relationship between the horizontal synchronizing signal and the clock signal is as shown in Fig. 4 (a) and (
b). Then, something like the one shown in FIG. 4(c) occurs as BGP. The BGP in FIG. 4(C) is set to have a phase delay of a certain time (Tゎ) compared to the horizontal synchronization signal in FIG. 4(B), but in this case, as is clear from the figure, The second pulse causes an even longer delay. Thereafter, a phase delay occurs every horizontal synchronization, and this becomes jitter on the screen. This is because the subcarriers f and C have an interleaving relationship with the horizontal synchronizing signal fl (where n is a positive integer).

そこで、本発明においては、Ｖ　Ｘ　Ｏ（６）の出力を
ｆ’ｓｃの偶数倍に設定し、前述のインターリーブ関係
を取り除いている。即ち、第（１）式において、両辺に
２ｎ、をかけると、 ＝ｎｌ（２ｎ＋＋１）ｆ’、ｌ”・・（２）となり、水
平同期信号と２１１ｆ’ｓｃは同期がとれることになり
、ジッタの発生を助士することが出来る。Therefore, in the present invention, the output of V X O (6) is set to an even multiple of f'sc, and the above-mentioned interleave relationship is removed. That is, in equation (1), if both sides are multiplied by 2n, =nl(2n++1)f',l''...(2), the horizontal synchronization signal and 211f'sc are synchronized, and the jitter is can assist in the occurrence of

さて、前述の説明は、全てＮＴＳＣ方式の場合について
であるが、ＰＡＬ方式でも同様に行なうことが出来る。Now, the above explanation is all for the case of the NTSC system, but the same can be done for the PAL system as well.

ＰＡＬ方式ではｒｓｃとｆ’Ｈの関係が ｆ’５ｃ＝（２８３＋３／４　）　ｆ’Ｈ・・・””（
３）となっている。その為、１％。を４ｎｓ倍にすれば
良い。In the PAL system, the relationship between rsc and f'H is f'5c=(283+3/4) f'H...""(
3). Therefore, 1%. It is sufficient to multiply by 4 ns.

尚、家庭用ＶＴＲの色信号処理回路では色信号の周波数
を変換する為の周波数変換回路を必要とするが、その様
な周波数変換回路には記録時バースト信号に同期して発
振するｖＸＯが必要となる。第１図のＶ　Ｘ　Ｏ（６）
は、前記ＶＸＯのことであり、ＡＰＣ検波回路（７）と
ともに通常のＶＴＲに配置されているものである。Note that the color signal processing circuit of a home VTR requires a frequency conversion circuit to convert the frequency of the color signal, and such a frequency conversion circuit requires a vXO that oscillates in synchronization with the burst signal during recording. becomes. V X O (6) in Figure 1
refers to the VXO, which is arranged in a normal VTR together with the APC detection circuit (7).

（ト）発明の効果 以上述べた如く、本発明に依ればｖＸＯの発振出力信号
をＢＧＰカウンタのクロックとして用いているので、電
源投入時や外乱ノイズが混入した場合でも安定にＢＧＰ
を発生させることが出来る。又、本発明に依れば、クロ
ック信号の周波数をｆ’　ｓｃの偶数倍に設定し、クロ
ック信号の水平同期信号に対するインターリーブ関係を
除去させているので、ＢＧＰのジッタも完全になくすこ
とが出来る。更に、本発明に依れば、バースト信号周期
の整数倍のＢＧＰ幅のＢＧＰを作成することが出来る。(g) Effects of the Invention As described above, according to the present invention, the oscillation output signal of the vXO is used as the clock of the BGP counter, so even when the power is turned on or when disturbance noise is mixed in, the BGP can be stably performed.
can be generated. Furthermore, according to the present invention, the frequency of the clock signal is set to an even multiple of f'sc, and the interleaving relationship between the clock signal and the horizontal synchronization signal is removed, so BGP jitter can be completely eliminated. . Furthermore, according to the present invention, it is possible to create a BGP with a BGP width that is an integral multiple of the burst signal period.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例を示す回路図、第２図は従
来のＢＧＰ発生回路を示す回路図、第３図（イ）乃至く
ハ）は第１図の説明に供する為の波形図、及び第４図（
イ）乃至（八）は第１図の説明に供する為の波形図であ
る。 （６）・・・ＶＸＯｌ　（９）・・・分周回路、　（１
０）・・・ＢＧＰカウンタ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional BGP generation circuit, and FIGS. 3 (A) to (C) are diagrams for explaining FIG. Waveform diagram and Figure 4 (
A) to (8) are waveform diagrams for explaining FIG. 1. (6)...VXOl (9)...Frequency divider circuit, (1
0)...BGP counter.

Claims (2)

【特許請求の範囲】[Claims] （１）発振周波数が色副搬送波周波数の２ｎ倍（ｎは正
の整数）で、Ｑの高い出力信号を発生する電圧制御型発
振器と、 水平同期信号に応じて前記電圧制御型発振器の出力信号
を計数し、バーストゲートパルスを発生するバーストゲ
ートパルスカウンタと から成ることを特徴とするバーストゲートパルス発生回
路。(1) A voltage-controlled oscillator whose oscillation frequency is 2n times the color subcarrier frequency (n is a positive integer) and which generates a high-Q output signal; and an output signal of the voltage-controlled oscillator according to a horizontal synchronization signal. 1. A burst gate pulse generation circuit comprising: a burst gate pulse counter that counts and generates a burst gate pulse. （２）前記電圧制御型発振器は、電圧制御型水晶発振器
で構成されることを特徴とする請求項第１項記載のバー
ストゲートパルス発生回路。(2) The burst gate pulse generation circuit according to claim 1, wherein the voltage controlled oscillator is comprised of a voltage controlled crystal oscillator.