JPH02134920A - Integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特に出力ＭＯ８）ランジスタ
の出力電流制限回路を有する集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an integrated circuit, and more particularly to an integrated circuit having an output current limiting circuit for an output MO8) transistor.
集積回路の負荷異常短絡時に出力電流を制限する回路は
従来からバイポーラ集積回路でも行われていたが、その
場合に出力バイポーラトランジスタは必す約０．７ Ｖ
のペース エミッタ電圧降下を有するので、負荷に出力
電流として大電流を必要とする場合はトランジスタの発
熱が問題であった。Circuits that limit the output current in the event of an abnormal short circuit in the load of an integrated circuit have traditionally been implemented in bipolar integrated circuits, but in this case, the output bipolar transistor must have a voltage of approximately 0.7 V.
Since the PACE has an emitter voltage drop, heat generation of the transistor has been a problem when a large current is required as an output current to the load.
近年、集積回路の出力トランジスタとして縦型ＭＯＳト
ランジスタを用いることが試みられている。In recent years, attempts have been made to use vertical MOS transistors as output transistors of integrated circuits.
この場合は縦型ＭＯ３）ランジスタとチャージポンプを
組み合せてゲート電圧を上げることにより、出力ＭＯ８
）ランジスタのオン抵抗を低く抑えることができるので
、集積回路の発熱を低くできる。In this case, by combining a vertical MO3 transistor and a charge pump to increase the gate voltage, the output MO8
) Since the on-resistance of the transistor can be kept low, the heat generation of the integrated circuit can be reduced.
一般にＭＯＳ）ランジスタを出力トランジスタとした場
合は、出力トランジスタのゲート・ソース電圧を一定に
クランプすることにより電流制限がなされる。Generally, when a MOS transistor is used as an output transistor, current is limited by clamping the gate-source voltage of the output transistor to a constant value.
第４図は従来の集積回路の一例の回路図、第５図は第４
図の回路の動作を説明するための出力電流の波形図であ
る。Figure 4 is a circuit diagram of an example of a conventional integrated circuit, and Figure 5 is a circuit diagram of an example of a conventional integrated circuit.
FIG. 3 is a waveform diagram of an output current for explaining the operation of the circuit shown in the figure.
第４図に示すように、集積回路１ゎは、チャージポンプ
を有し節点Ｎにゲート電圧ＶＧを供給するゲートドライ
ブ回路２と、ゲートＧが節点Ｎに接続しドレインがドレ
イン電圧ＶＤを受はソースが出力端子ＴＯに接続する出
力Ｍ ＯＳ トランジスタＱ。と、ゲートＧ１がドレイ
ン電圧ＶＤを受はドレインが節点Ｎに接続しソースが順
直列タイオードＳＤを介して出力端子Ｔｏに接続する電
流制限用のＭＯＳ）ランジスタＱ１のゲート 出力バイ
パス回路３ａとを有している。As shown in FIG. 4, the integrated circuit 1 has a gate drive circuit 2 having a charge pump and supplying a gate voltage VG to a node N, and a gate G connected to the node N and a drain receiving a drain voltage VD. An output MOS transistor Q whose source is connected to the output terminal TO. The gate G1 receives the drain voltage VD and has an output bypass circuit 3a of a current limiting MOS transistor Q1 whose drain is connected to the node N and whose source is connected to the output terminal To via the serial diode SD. are doing.
まず、入力スイッチＳＷ１を閉じて入力端子Ｔ１に高レ
ベル“Ｈ′”の入力電圧Ｖｌを供給し、ゲート・ドライ
ブ回路２の出力するゲート電圧ＶＧをドレイン電源電圧
■ＤＤ以上に持ち上げて出力ＭＯ８）ランジスタＱ。を
オン状態にさせる。First, close the input switch SW1 to supply the high level "H'" input voltage Vl to the input terminal T1, raise the gate voltage VG output from the gate drive circuit 2 to a level higher than the drain power supply voltage ■DD, and output MO8). Langista Q. turn on.
ここで出力端子Ｔｏが何らかの異常により予め接地し出
力スイッチＳＷＯを閉じていたのと同一状態になってい
る場合に、入力電圧■！を時点ｔ１で゛Ｈ゛レベルにな
るように入力スイッチＳ Ｗ ＋を閉じると、電流制限
用のＭＯＳ）ランジスタＱ１のしきい値電圧■、とｎヶ
の順直列ダイオードＳＤの順電圧ｎＶＰの相をゲート電
圧Ｖ。Here, if the output terminal To is grounded due to some abnormality and is in the same state as when the output switch SWO was closed, the input voltage ■! When the input switch S W + is closed so that it reaches the "H" level at time t1, the phase of the threshold voltage of the current limiting MOS transistor Q1, and the forward voltage nVP of the n forward series diodes SD is the gate voltage V.
が越えた時点で電流制限用トランジスタＱ１がオンし、
ゲート・出力バイパス電流１１を流して出力ＭＯ３）ラ
ンジスタＱｏのゲートソース電圧を（Ｖ７＋ｎＶｐ）に
クランプして第５図に示すように出力電流ｉ０を制限す
る。When exceeds, current limiting transistor Q1 turns on,
A gate/output bypass current 11 is passed to clamp the gate source voltage of the output MO3) transistor Qo to (V7+nVp) to limit the output current i0 as shown in FIG.
ここてダイオードの段数ｎは出力ＭＯ３）ランジスタＱ
ｏがオンできるように、第（１）式を満足するように選
ぶ。Here, the number of diode stages n is the output MO3) transistor Q
It is selected so as to satisfy equation (1) so that o can be turned on.
ｎ ） ＶＴ ／ ＶＦ −（１）例えば出力ト
ランジスタＱｏのしきい値電圧ＶＴが２Ｖ程度の場合は
ｎを３と選べば良い。n) VT/VF-(1) For example, if the threshold voltage VT of the output transistor Qo is about 2V, n may be selected as 3.
上述した従来の集積回路は、電流制限回路の出力端子が
予め接地状態の時に入力電圧が“Ｈ”レベルになった場
合には出力電流が良く制限されるが、入力電圧が“Ｈ″
°°レベル態のときに出力端子が何らかの異常で接地し
た場合は、立上り時に過渡的な大出力電流が流れて集積
回路を破壊するという欠点があった。In the conventional integrated circuit described above, the output current is well limited when the input voltage becomes "H" level while the output terminal of the current limiting circuit is in the grounded state.
If the output terminal were to be grounded due to some abnormality during the °° level state, a large transient output current would flow at the time of rise, destroying the integrated circuit.
この原因は、電源側配線及び負荷側配線の寄生インダク
タンスし１及びＬＯにある。The cause of this is the parasitic inductances of the power supply side wiring and load side wiring and LO.
第６図（ａ）及び（ｂ）は第４図の回路の問題点を説明
するための各部の信号電圧及び出力電流の波形図である
。FIGS. 6(a) and 6(b) are waveform diagrams of signal voltages and output currents of various parts for explaining the problems of the circuit of FIG. 4.
出力ＭＯ３）ランジスタＱｏがオン状態にある場合には
そのオン抵抗は非常に小さくなっており、出力端子Ｔｏ
が時点ｔｏにおいて出力スイッチＳ Ｗ ｏにより接地
されると、電源電圧ＶＤＤの大部分は電源側配線のイン
ダクタンスＬ＋および出力側配線のインダクタンスＬｏ
に印加されることになる。Output MO3) When the transistor Qo is in the on state, its on resistance is very small, and the output terminal To
is grounded by the output switch SW o at time to, most of the power supply voltage VDD is connected to the inductance L+ of the power supply side wiring and the inductance Lo of the output side wiring.
will be applied to
ところがゲート・出力バイパス回路３ａは電流制御用の
ＭＯＳトランジスタＱ＋のゲートＧ１と出力端子Ｔｏ間
の電圧が（Ｖ丁＋ｎＶｐ）以上にならないと動作しない
ため、電源電圧が回復する数十μｓｅｃの間過渡的にＢ
に示すような大電流が流れてしまうことになる。However, since the gate/output bypass circuit 3a does not operate unless the voltage between the gate G1 of the current control MOS transistor Q+ and the output terminal To exceeds (V+nVp), a transient state occurs for several tens of μsec while the power supply voltage recovers. Target B
A large current as shown in the figure will flow.
一般に配線のインダクタンスは配線の直径が１化で長さ
が１ｍの場合に約１μＨ程度あり、出力トランジスタＱ
ｏのオン抵抗が０．１Ω程度の場合には、出力電流ｉ。In general, the inductance of wiring is about 1 μH when the wiring diameter is 1 m and the length is 1 m, and the output transistor Q
When the on-resistance of o is about 0.1Ω, the output current i.
が本来の電流制限値に安定するまでに数十〜数百μｓｅ
ｃも要することもある。It takes several tens to hundreds of microseconds to stabilize to the original current limit value.
c may also be required.
本発明の目的は、立上り時にも安定に動作する出力電流
制限回路を有する集積回路を提供することにある。An object of the present invention is to provide an integrated circuit having an output current limiting circuit that operates stably even during startup.
本発明の集積回路は、入力電圧を受（つて節点Ｎにゲー
ト電圧を供給するグー１〜駆動回路と、ケートが前記節
点Ｎに接続しドレイン（ソース）が−方の電源に接続し
ソース（ドレイン）が出力端子に出力電圧を供給する出
力Ｍ ＯＳ ＋−ランシスタと、ゲー１〜が前記一方の
電源に接続しドレイン（ソース）が前記節点Ｎに接続し
ソース（ドレイン）が定電圧素子を介して眞記出力端子
に接続するゲート 出力バイパス回路とを有する集積回
路において、入力端かＭｉ前記出力電圧を受けて所定時
間幅のケートパルス電圧を出力するパルス発生回路と、
ゲートが前記ケートパルス電圧を受けてドレイン（ソー
ス）が前記節点Ｎに接続しソース（ドレイン）が接地電
位点に接続するＭ ＯＳ ＋−ランシスタとを有するゲ
ー１〜・接地バイパス回路を付加して構成されている。The integrated circuit of the present invention includes a driver circuit that receives an input voltage (and supplies a gate voltage to a node N), a gate connected to the node N, a drain (source) connected to a negative power source, and a source ( An output MOS +- run transistor whose drain) supplies an output voltage to the output terminal, gates 1 to 1 connected to one of the power supplies, a drain (source) connected to the node N, and a source (drain) that controls a constant voltage element. In an integrated circuit having a gate and an output bypass circuit connected to the output terminal through the input terminal, a pulse generation circuit receives the output voltage from the input terminal and outputs a gate pulse voltage of a predetermined time width;
Gate 1 has a gate that receives the gate pulse voltage, has a drain (source) connected to the node N, and has a source (drain) connected to a ground potential point.A gate 1~/configured by adding a ground bypass circuit. has been done.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の第一の実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
集積回路１は、入力電圧■１及び出力電圧■０を入力し
てゲートパルス電圧■Ａを発生するパルス発生回路と、
ゲートがパルス電圧ＶＡを受はドレインが節点Ｎに接続
しソースが接地する第２の電流制限用のＭｏ８）ランジ
スタＱ２とを有するゲート・接地バイパス回路３１．を
付加したことが異る点以外は従来の集積回路１ｂと同一
である。The integrated circuit 1 includes a pulse generation circuit that receives an input voltage ■1 and an output voltage ■0 and generates a gate pulse voltage ■A;
A gate/ground bypass circuit 31 having a second current limiting transistor Q2 whose gate receives the pulse voltage VA, whose drain is connected to the node N and whose source is grounded. The integrated circuit 1b is the same as the conventional integrated circuit 1b except that .
ここてパルス発生回路は、出力電圧■。を入力するイン
ハータエのレベル検出回路４と、その検出電圧Ｖ１．を
微分するＣＲの時定数回路５と、その微分電圧■、を一
方に入力し他方に入力電圧Ｖ、を入力してＡＮＤ電圧Ｖ
ヶを出力するＡＮＤ回路ＡＮＤのニゲ−１〜入力回路と
を有している。Here, the pulse generation circuit has an output voltage of ■. and its detection voltage V1. The CR time constant circuit 5 for differentiating and its differential voltage ■ are inputted to one side and the input voltage V is inputted to the other side to generate an AND voltage V.
It has an AND circuit which outputs 1 to 1 to an input circuit of AND.
第２図（ａ）及び（ｂ）は第１図の回路の動作を説明す
るだめの各部の信号電圧及び出力電流の波形図である。FIGS. 2(a) and 2(b) are waveform diagrams of signal voltages and output currents of various parts to explain the operation of the circuit of FIG. 1.
まず、負荷が何らかの異常で接地している場合は、出力
スイッチＳ Ｗ ｏがオン状態に相当する。First, when the load is grounded due to some abnormality, the output switch S W o corresponds to an on state.
そこで第５図の従来の回路の動作で説明したように入力
スイッチＳＷ１が時点ｔ１でオン状態となると、入力電
圧Ｖｌは゛Ｈ″レベルとなるが、出力ＭｏＳトランジス
タＱｏのゲート・ソース電圧は（Ｖ７ ＋ ｎ Ｖｐ
）に抑えられるので、出力電流１０は所定値に制限され
る。Therefore, as explained in the operation of the conventional circuit shown in FIG. ＋nVp
), the output current 10 is limited to a predetermined value.
次に第２図に示すように、入力電圧ＶＯが゛Ｈレベルで
゛出力ＭＯＳトランジスタＱＯがオンしている状態にし
て時点ｔｏでスイッチＳ Ｗ ｏをオンさせて出力端子
Ｔｏを接地した状態にさせると、出力電圧Ｖ。が立上る
のでレベル検出回路４の出力はＨとなり、ＣＲ微分回路
の時定数回路５の微分電圧■、はτ−Ｃ・Ｒ程度の時間
たけ゛′Ｈ′ルベルとなり、ＡＮＤ回路Ａ、 Ｎ Ｄに
入力され電流制限用ＭＯ３）ランジスタＱ２はτ秒間オ
ンし、出力トランジスタＱＯのゲート電圧■。を瞬時に
下げる。Next, as shown in Fig. 2, the input voltage VO is at the H level and the output MOS transistor QO is on, and at time point to, the switch SW o is turned on to ground the output terminal To. When this happens, the output voltage V. rises, the output of the level detection circuit 4 becomes H, and the differentiated voltage (■) of the time constant circuit 5 of the CR differentiator circuit becomes a level of ``H'' for a time of about τ - C · R, and the output of the level detection circuit 4 becomes H level. The input current limiting MO3) transistor Q2 turns on for τ seconds, and the gate voltage of the output transistor QO increases. lowers instantly.
電流制限用のＭｏ８）ランジスタＱ２のゲート電圧ＶＡ
は、電源側配線のインダクタンスＬ１による電圧降下分
だけ下げられるが、ソース端子は接地接続されているの
でゲート・ソース電圧は充分高く印加されており、トラ
ンジスタＱ２のオン抵抗は低くなり、ゲートＧのゲート
電圧ＶＧを下げることができる。Gate voltage VA of Mo8) transistor Q2 for current limiting
is lowered by the voltage drop due to the inductance L1 of the power supply side wiring, but since the source terminal is grounded, the gate-source voltage is applied high enough, the on-resistance of transistor Q2 becomes low, and the gate G Gate voltage VG can be lowered.
この結果第２図（ｂ）のＡに示すように、出力スイッチ
Ｓ Ｗ ｏのオン時点し。直後の過渡的な大電流は抑え
ることが出来る。As a result, as shown at A in FIG. 2(b), the output switch S W o is turned on. The transient large current that immediately follows can be suppressed.
時定数回路５の時定数τは出力ＭＯ８）ランジスタＱｏ
のドレイン・ケー１へ同容量ＣＯＤと第２の電流制限用
のＭｏ３）ランジスタＱ２のオン抵抗ＲｏＮとの積τ＝
ＣＧＤ−ＲｏＮ程度に選ぶ。The time constant τ of the time constant circuit 5 is the output MO8) transistor Qo
The product of the same capacitance COD to the drain K1 and the on-resistance RoN of the second current limiting Mo3) transistor Q2 is τ=
Select around CGD-RoN.
これよりτが短いと電流制限効果が小さく、長いと電流
制限効果が効き過ぎてしまい出力トランジスタＱｏが完
全にオフしてしまうことになる。If τ is shorter than this, the current limiting effect will be small, and if it is longer than this, the current limiting effect will be too effective and the output transistor Qo will be completely turned off.
従って、τの値はτ０の約０５〜２倍の範囲に選ぶ。Therefore, the value of τ is selected in the range of approximately 05 to 2 times τ0.
第３図は本発明の第２の実施例の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
本実施例でレベル検出回路４ａは、第１図のインバータ
■の代りにコンパレータＣＯＭＰと基準電圧源ＥＲとを
用いたインバータを有している。In this embodiment, the level detection circuit 4a has an inverter using a comparator COMP and a reference voltage source ER in place of the inverter (2) in FIG.
通常のＣＭＯＳインバータを用いた場合、しきい値電圧
が電源電圧依存性を有するのに対し、本実施例ではしき
い値電圧を一定に保つことができるため、第２図に示す
ように電流制限値の一発目のピーク点Ａの電源電圧依存
性を改善することができる。When using a normal CMOS inverter, the threshold voltage is dependent on the power supply voltage, but in this embodiment, the threshold voltage can be kept constant, so the current is limited as shown in Figure 2. The power supply voltage dependence of the first peak point A of the value can be improved.
以上説明したように本発明は、従来の電流制限回路に入
力電圧と出力電圧を入力するパルス発生回路で駆動する
ゲート・接地バイパス回路を付加することにより、入及
び出力端子からの配線の寄生インダクタンスによる電圧
降下の影響を防ぎ、出力端子に接続する負荷端の接地状
態における過渡的な大電流を防止できる効果がある。As explained above, the present invention adds a gate/ground bypass circuit driven by a pulse generation circuit that inputs an input voltage and an output voltage to a conventional current limiting circuit, thereby reducing the parasitic inductance of wiring from input and output terminals. This has the effect of preventing the influence of voltage drop caused by the voltage drop caused by the load, and preventing transient large currents when the load end connected to the output terminal is grounded.
第１図は本発明の第１の実施例の回路図、第２図（ａ）
及び（ｂ）は第１図の回路の動作を説明するための各部
の信号電圧及び出力電流の波形図、第３図は本発明の第
２の実施例の回路図、第４図は従来の集積回路の一例の
回路図、第５図は第４図の回路の動作を説明するための
出力電流の波形図、第６図（ａ）及び（ｂ）は第４図の
回路の問題点を説明するための各部の信号電圧及び出力
電流の波形図である。
１．１ａ・・・集積回路、２・・・ゲートドライブ回路
、３ａ・・・ゲート・出力バイパス回路、３ｂ・・・ゲ
ート・接地バイパス回路、４・・レベル検出回路、５・
・・時定数回路、ＡＮＤ・・ＡＮＤ回路、ＥＲ・・基準
電源、Ｎ・・節点、Ｇ・・出力ゲート、Ｇ１゜Ｇ２・・
・第１〜第２のゲート、Ｑ＋、Ｇ２・・・ＭＯＳトラン
ジスタ、Ｑｏ・・・出力ＭＯ８）ランジスタ、ＳＤ・・
・順直列ダイオード、ＴＩ・・・入力端子、Ｔ。
・・・出力端子、■Ｒ・・・基準電圧、ｉｏ・・・出力
電流、ｉｌ、ｉ２・・・バイパス電流、■、・・・ＡＮ
Ｄ電圧、ＶＤ・・・ドレイン電圧、Ｖｌ・・・入力電圧
、ＶＧ・・・ゲート電圧、■Ｌ・・・レベル検出電圧、
■ｏ・・・出力電圧。Fig. 1 is a circuit diagram of the first embodiment of the present invention, Fig. 2(a)
and (b) are waveform diagrams of signal voltages and output currents of various parts to explain the operation of the circuit of FIG. 1, FIG. 3 is a circuit diagram of the second embodiment of the present invention, and FIG. 4 is a diagram of the conventional circuit. A circuit diagram of an example of an integrated circuit. Figure 5 is an output current waveform diagram to explain the operation of the circuit in Figure 4. Figures 6 (a) and (b) illustrate problems with the circuit in Figure 4. FIG. 3 is a waveform diagram of signal voltages and output currents of various parts for explanation. 1.1a... integrated circuit, 2... gate drive circuit, 3a... gate/output bypass circuit, 3b... gate/grounding bypass circuit, 4... level detection circuit, 5.
・・Time constant circuit, AND・・AND circuit, ER・・Reference power supply, N・・Node, G・・Output gate, G1゜G2・・
・First to second gates, Q+, G2...MOS transistor, Qo...output MO8) transistor, SD...
・Series diode, TI...Input terminal, T. ...output terminal, ■R...reference voltage, io...output current, il, i2...bypass current, ■, ...AN
D voltage, VD...drain voltage, Vl...input voltage, VG...gate voltage, ■L...level detection voltage,
■o...Output voltage.
Claims (1)
駆動回路と、ゲートが前記節点Ｎに接続しドレイン（ソ
ース）が一方の電源に接続しソース（ドレイン）が出力
端子に出力電圧を供給する出力ＭＯＳトランジスタと、
ゲートが前記一方の電源に接続しドレイン（ソース）が
前記節点Ｎに接続しソース（ドレイン）が定電圧素子を
介して前記出力端子に接続するゲート・出力バイパス回
路とを有する集積回路において、入力端が前記出力電圧
を受けて所定時間幅のゲートパルス電圧を出力するパル
ス発生回路と、ゲートが前記ゲートパルス電圧を受けて
ドレイン（ソース）が前記節点Ｎに接続しソース（ドレ
イン）が接地電位点に接続するＭＯＳトランジスタとを
有するゲート・接地バイパス回路を付加したことを特徴
とする集積回路。a gate drive circuit that receives an input voltage and supplies a gate voltage to a node N; the gate is connected to the node N, the drain (source) is connected to one power source, and the source (drain) supplies an output voltage to an output terminal; an output MOS transistor;
An integrated circuit having a gate/output bypass circuit having a gate connected to the one power supply, a drain (source) connected to the node N, and a source (drain) connected to the output terminal via a constant voltage element. A pulse generating circuit whose end receives the output voltage and outputs a gate pulse voltage of a predetermined time width, whose gate receives the gate pulse voltage and whose drain (source) is connected to the node N and whose source (drain) is connected to the ground potential. 1. An integrated circuit characterized in that a gate/ground bypass circuit having a MOS transistor connected to a point is added.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289462A JPH0691447B2 (en) | 1988-11-15 | 1988-11-15 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63289462A JPH0691447B2 (en) | 1988-11-15 | 1988-11-15 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134920A true JPH02134920A (en) | 1990-05-23 |
| JPH0691447B2 JPH0691447B2 (en) | 1994-11-14 |
Family
ID=17743582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289462A Expired - Lifetime JPH0691447B2 (en) | 1988-11-15 | 1988-11-15 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691447B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002084173A (en) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | Power semiconductor device and overcurrent protection circuit |
| JP2007082024A (en) * | 2005-09-16 | 2007-03-29 | Fuji Electric Device Technology Co Ltd | Semiconductor circuit, inverter circuit and semiconductor device |
-
1988
- 1988-11-15 JP JP63289462A patent/JPH0691447B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002084173A (en) * | 2000-09-11 | 2002-03-22 | Mitsubishi Electric Corp | Power semiconductor device and overcurrent protection circuit |
| JP2007082024A (en) * | 2005-09-16 | 2007-03-29 | Fuji Electric Device Technology Co Ltd | Semiconductor circuit, inverter circuit and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691447B2 (en) | 1994-11-14 |
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