JPH02130951A - Short circuit protection circuit for semiconductor element - Google Patents
Short circuit protection circuit for semiconductor elementInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、絶縁ゲート型バイポーラトランジスタ（以下
、単にバイポーラトランジスタという）のような半導体
素子の短絡保護回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a short-circuit protection circuit for semiconductor devices such as insulated gate bipolar transistors (hereinafter simply referred to as bipolar transistors).
（従来の技術）
第４図は負荷短絡時におけるバイポーラトランジスタの
等価回路図であり、第５図は第４図のバイポーラトラン
ジスタの負荷短絡時におけるそのコレクタ電流の波形を
示す図である。(Prior Art) FIG. 4 is an equivalent circuit diagram of a bipolar transistor when the load is short-circuited, and FIG. 5 is a diagram showing the waveform of the collector current of the bipolar transistor of FIG. 4 when the load is short-circuited.
第４図において、Ｔｒはバイポーラトランジスタである
。負荷短絡時におけるバイポーラトランジスタＴｒは、
そのコレクタ端子Ｃとエミッタ端子Ｅとの間に直接、電
源ｖｂが接続された状態となっている。In FIG. 4, Tr is a bipolar transistor. The bipolar transistor Tr when the load is short-circuited is
A power supply vb is directly connected between the collector terminal C and the emitter terminal E.
そして、このような接続状態で、そのバイポーラトラン
ジスタＴｒのゲート端子Ｇにゲート抵抗Ｒｇを介して入
力電圧Ｖｉｎが入力されると、バイポーラトランジスタ
Ｔ「のコレクタ・エミッタ間にコレクタ電流ｔｃが第５
図のように短絡電流として流れることになる。In this connection state, when the input voltage Vin is input to the gate terminal G of the bipolar transistor Tr via the gate resistor Rg, the collector current tc between the collector and emitter of the bipolar transistor T becomes
It will flow as a short circuit current as shown in the figure.
このようにして、バイポーラトランジスタＴｒのコレク
タ・エミッタ間に短絡電流が流れている場合において、
その短絡電流の電流密度が許容値以上になると、バイポ
ーラトランジスタＴｒがラッチアップして第５図のＡ点
から点線の矢印方向に示すようにその短絡電流が急激に
上昇し、その結果、バイポーラトランジスタＴｒがラッ
チアップ破壊してしまうという問題があった。In this way, when a short circuit current flows between the collector and emitter of the bipolar transistor Tr,
When the current density of the short circuit current exceeds the allowable value, the bipolar transistor Tr latches up and the short circuit current rapidly increases as shown in the direction of the dotted arrow from point A in FIG. There was a problem that the Tr would latch up and be destroyed.
このようなバイポーラトランジスタＴｒのラッチアップ
破壊を防止する対策として、従来、第１に入力電圧Ｖｉ
ｎの印加電圧を下げることにより、バイポーラトランジ
スタＴｒのコレクタ・エミッタ間飽和電圧を下げてラッ
チアップしないような値にまで電流密度を下げたり、あ
るいは、第２に、ゲート抵抗Ｒｇの抵抗値を大きくする
ことでバイポーラトランジスタＴｒのターンオン速度を
低下させて、負荷短絡時における短絡電流のピーク値（
第５図のＡ点）を抑えるといった対策が講じられていた
。Conventionally, as a measure to prevent such latch-up breakdown of the bipolar transistor Tr, the first step is to reduce the input voltage Vi.
By lowering the voltage applied to n, the collector-emitter saturation voltage of the bipolar transistor Tr can be lowered, and the current density can be lowered to a value that prevents latch-up. Alternatively, the resistance value of the gate resistor Rg can be increased. By doing so, the turn-on speed of the bipolar transistor Tr is reduced, and the peak value of the short-circuit current (
Countermeasures were taken to suppress the damage (point A in Figure 5).
（発明が解決しようとする課題）
しかしながら、第１の対策ではバイポーラトランジスタ
Ｔｒのコレクタ・エミッタ間電圧が上昇するために、バ
イポーラトランジスタＴｒの動作時における定常損失が
増大するという問題がある。(Problem to be Solved by the Invention) However, in the first countermeasure, there is a problem that the steady loss during operation of the bipolar transistor Tr increases because the collector-emitter voltage of the bipolar transistor Tr increases.
また、第２の対策ではバイポーラトランジスタＴ「のタ
ーンオン時におけるスイッチング損失が増大するために
、バイポーラトランジスタＴｒを高速スイッチングの用
途に応用することができないという問題があった。Furthermore, in the second measure, the switching loss increases when the bipolar transistor T' is turned on, so there is a problem that the bipolar transistor Tr cannot be applied to high-speed switching applications.
本発明は、上記課題に鑑みてなされたものであって、動
作時における定常損失とターンオン時におけるスイッチ
ング損失とのいずれをも増大させることなく、負荷短絡
時におけるバイポーラトランジスタのような半導体素子
における上記ラッチアップ破壊を防止し、かつそれを高
速スイッチングの用途に適用できるようにすることを目
的としている。The present invention has been made in view of the above-mentioned problems, and can be applied to semiconductor devices such as bipolar transistors during load short-circuit without increasing either the steady-state loss during operation or the switching loss during turn-on. The purpose is to prevent latch-up failure and to make it applicable to high-speed switching applications.
（課題を解決するための手段）
このような目的を達成するために、本発明の半導体素子
の短絡保護回路においては、半導体素子のエミッタセル
を一部分離するとともに、該一方のエミッタセルに電流
検出端子を接続し、該電流検出端子と、他方のエミッタ
セルに接続されたエミッタ端子との間に電流検出抵抗を
接続し、また、前記電流検出端子と前記エミッタ端子と
の間にそれぞれ保護トランジスタのベースとエミッタと
を接続し、前記保護トランジスタのコレクタと前記半導
体素子のゲートとの間に分割抵抗を接続したことを特徴
としている。(Means for Solving the Problems) In order to achieve such an object, in the short-circuit protection circuit for a semiconductor device of the present invention, the emitter cells of the semiconductor device are partially separated, and one emitter cell is provided with current detection. A current detection resistor is connected between the current detection terminal and an emitter terminal connected to the other emitter cell, and a protection transistor is connected between the current detection terminal and the emitter terminal, respectively. A base and an emitter are connected, and a dividing resistor is connected between a collector of the protection transistor and a gate of the semiconductor element.
（作用）
負荷短絡時に半導体素子のコレクタ・エミッタ間にコレ
クタ電流が短絡電流として流れた場合、その短絡電流は
電流検出端子を介して電流検出抵抗に流れる。そして、
この電流検出抵抗の両端間電圧が保護トランジスタの導
通電圧を越えたときには、その保護トランジスタが導通
する。(Function) When a collector current flows as a short-circuit current between the collector and emitter of a semiconductor element during a load short-circuit, the short-circuit current flows to the current detection resistor via the current detection terminal. and,
When the voltage across the current detection resistor exceeds the conduction voltage of the protection transistor, the protection transistor becomes conductive.
保護トランジスタが導通すると、半導体素子のゲート端
子に印加されるゲート電圧は、ゲート抵抗と分割抵抗と
で分割されることになる。When the protection transistor becomes conductive, the gate voltage applied to the gate terminal of the semiconductor element is divided between the gate resistance and the dividing resistance.
その結果、半導体素子のゲートに印加されるゲート電圧
は低下するから、半導体素子のコレクタ・エミッタ間飽
和電圧が下がって、その半導体素子内の電流密度も下が
る結果、半導体素子はラッチアップ破壊から保護される
。As a result, the gate voltage applied to the gate of the semiconductor element decreases, so the collector-emitter saturation voltage of the semiconductor element decreases, and the current density within the semiconductor element also decreases, protecting the semiconductor element from latch-up damage. be done.
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。本実施例では半導体素子としてバイポーラトランジス
タを適用して説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In this embodiment, a bipolar transistor is applied as the semiconductor element.
第１図はバイポーラトランジスタと、そのバイポーラト
ランジスタをラッチアップ破壊から防止するために適用
された本発明の実施例に係る短絡保護回路との回路図で
あ、す、第２図は第１図の回路のモノリシック構造を示
す断面図である。これらの図において、従来例に係る第
４図と対応する部分には同一の符号を付している。FIG. 1 is a circuit diagram of a bipolar transistor and a short-circuit protection circuit according to an embodiment of the present invention applied to prevent the bipolar transistor from latch-up destruction. FIG. 2 is a cross-sectional view showing a monolithic structure of the circuit. In these figures, parts corresponding to those in FIG. 4 according to the conventional example are given the same reference numerals.
第１図を参照して本実施例の等価回路について説明する
と、Ｔｒはバイポーラトランジスタ、ＣおよびＧはそれ
ぞれはバイポーラトランジスタＴ「のコレクタとゲート
との各端子、ＲｇはバイポーラトランジスタＴｒのゲー
ト端子Ｇに接続されたゲート抵抗である。The equivalent circuit of this embodiment will be described with reference to FIG. 1. Tr is a bipolar transistor, C and G are the collector and gate terminals of the bipolar transistor T, respectively, and Rg is the gate terminal G of the bipolar transistor Tr. is the gate resistor connected to.
このような基本構造において、絶縁ゲート型バイポーラ
トランジスタＴｒはそのエミッタセルを一部分離されて
いる。そして、分離された一方のエミッタセルは第１の
エミッタＥｌとして、他方のエミッタセルは第２のエミ
ッタＥ２としてそれぞれ導出されている。第１のエミッ
タＥｌには、電流検出端子Ｓが、また第２のエミッタＥ
２にはエミッタ端子Ｅがそれぞれ接続されている。電流
検出端子Ｓとエミッタ端子Ｅとの間には、電流検出抵抗
Ｒｓの両端と、保護トランジスタＴｒ １のベースとエ
ミッタとがそれぞれ接続されている。In this basic structure, the insulated gate bipolar transistor Tr has its emitter cell partially separated. One of the separated emitter cells is led out as a first emitter El, and the other emitter cell is led out as a second emitter E2. A current detection terminal S is connected to the first emitter El, and a current detection terminal S is connected to the first emitter El.
2 are connected to emitter terminals E, respectively. Between the current detection terminal S and the emitter terminal E, both ends of the current detection resistor Rs and the base and emitter of the protection transistor Tr1 are connected, respectively.
保護トランジスタＴｒ １のコレクタと、バイポーラト
ランジスタＴｒのゲートとの間には、分割抵抗Ｒｄが接
続されている。バイポーラトランジスタＴｒのゲート端
子Ｇには、ゲート抵抗Ｒｇが接続されている。A dividing resistor Rd is connected between the collector of the protection transistor Tr1 and the gate of the bipolar transistor Tr. A gate resistor Rg is connected to the gate terminal G of the bipolar transistor Tr.
第２図を参照して本実施例のモノリシック構造について
説明する。第２図において、Ｅはエミッタ端子、Ｇはゲ
ート端子、Ｓは電流検出端子、Ｒ３は電流検出抵抗、Ｒ
ｇはゲート抵抗である。これらは、上記第１図における
等価回路における各部品、部分に対応している。The monolithic structure of this embodiment will be explained with reference to FIG. In Figure 2, E is the emitter terminal, G is the gate terminal, S is the current detection terminal, R3 is the current detection resistor, R
g is the gate resistance. These correspond to each component and portion in the equivalent circuit shown in FIG. 1 above.
Ｒ１はコレクタ端子Ｃが接続された基板であるＰ中型の
第１の半導体領域、Ｒ２は第１の半導体領域Ｒ１の表面
に成長されたｎ″″型の第２の半導体領域、Ｒ３１，・
・・、Ｒ３２はそれぞれ第２の半導体領域Ｒ２に拡散さ
れたＰ型の第３の半導体領域である。Ｒ４１，−・・、
Ｒ４２ａ 、Ｒ４２ｂはそれぞれ各第３の半導体領域Ｒ
３１，・・・、Ｒ３２のそれぞれに拡散されたｎ＋型の
第４の半導体領域である。各第４の半導体領域Ｒ３１，
・・・Ｒ４２ａ。R1 is a P medium-sized first semiconductor region which is a substrate to which the collector terminal C is connected, R2 is an n'''' type second semiconductor region grown on the surface of the first semiconductor region R1, R31, .
. . , R32 are P-type third semiconductor regions diffused into the second semiconductor region R2. R41,-...,
R42a and R42b are respective third semiconductor regions R
31, . . . , R32, respectively. Each fourth semiconductor region R31,
...R42a.
Ｒ４２ｂの内、半導体領域Ｒ３１，・・・はバイポーラ
トランジスタＴｒのエミッタ領域であり、半導体領域Ｒ
４２ａは保護トランジスタＴｒ ｌのエミッタ領域であ
り、半導体領域Ｒ４２ｂは同じく保護トランジスタＴｒ
１のコレクタ領域である。Of R42b, semiconductor regions R31, . . . are emitter regions of bipolar transistors Tr, and semiconductor regions R31, . . .
42a is the emitter region of the protection transistor Trl, and the semiconductor region R42b is also the protection transistor Trl.
1 collector area.
ＧＥ・・・はそれぞれ絶縁膜ＺＭＩを介して設けられか
つゲート端子Ｇにそれぞれ接続された、バイポーラトラ
ンジスタＴｒのゲート電極、ＥＥｌはエミッタ端子Ｅに
接続された、バイポーラトランジスタＴｒのエミッタ電
極である。２Ｍ２・・・ ２Ｍ３はそれぞれ絶縁膜、Ｉ
Ｅは電流検出端子Ｓに接続された電流検出電極、ＢＥ２
はエミッタ端子Ｅに接続された保護トランジスタＴｒ
１のエミッタ電極、ＢＥは電流検出端子Ｓに接続された
保護トランジスタＴｒ ｌのベース電極、ＣＥは保護ト
ランジスタＴｒ １のコレクタ電極、Ｒｄは一端がコレ
クタ電極ＣＥに、他端がゲート端子Ｇにそれぞれ接続さ
れたポリシリコンからなる分割抵抗である。GE... are the gate electrodes of the bipolar transistor Tr, which are provided through the insulating film ZMI and connected to the gate terminal G, respectively, and EEl is the emitter electrode of the bipolar transistor Tr, which is connected to the emitter terminal E. 2M2... 2M3 are insulating films and I
E is a current detection electrode connected to the current detection terminal S, BE2
is the protection transistor Tr connected to the emitter terminal E.
BE is the base electrode of the protection transistor Tr1 connected to the current detection terminal S, CE is the collector electrode of the protection transistor Tr1, and Rd has one end connected to the collector electrode CE and the other end connected to the gate terminal G. This is a dividing resistor made of connected polysilicon.
したがって、第２図のモノリシック構造において、バイ
ポーラトランジスタＴｒは、コレクタ端子Ｃに図示しな
いコレクタ電極を介して接続された第１の半導体領域Ｒ
１と、第２の半導体領域Ｒ２と、チャネル形成領域とな
る第３の半導体領域Ｒ３１・・・と、エミッタ領域とな
る第４の半導体領域Ｒ４１・・・とを有している。Therefore, in the monolithic structure shown in FIG. 2, the bipolar transistor Tr has a first semiconductor region R connected to a collector terminal C via a collector electrode (not shown).
1, a second semiconductor region R2, a third semiconductor region R31 serving as a channel formation region, and a fourth semiconductor region R41 serving as an emitter region.
また、保護トランジスタＴｒ １は、ベース領域となる
第３の半導体領域Ｒ３２と、エミッタ領域となる一方の
第４の半導体領域Ｒ４２ａと、コレクタ領域となる他方
の第４の半導体領域Ｒ４２ｂとを有している。Furthermore, the protection transistor Tr 1 has a third semiconductor region R32 serving as a base region, one fourth semiconductor region R42a serving as an emitter region, and the other fourth semiconductor region R42b serving as a collector region. ing.
つぎに負荷短絡時における動作について説明する。まず
、バイポーラトランジスタＴｒのコレクタ端子Ｃとエミ
ッタ端子Ｅとの間にコレクタ電流が短絡電流として流れ
た場合、その短絡電流は電流検出端子Ｓを介して電流検
出抵抗Ｒｓにも流れる。そして、この電流検出抵抗Ｒｓ
の両端間電圧が保護トランジスタＴｒ １の導通電圧を
越えたときには、その保護トランジスタＴｒ １が導通
する。Next, the operation when a load is short-circuited will be explained. First, when a collector current flows as a short-circuit current between the collector terminal C and emitter terminal E of the bipolar transistor Tr, the short-circuit current also flows through the current detection terminal S to the current detection resistor Rs. And this current detection resistor Rs
When the voltage across the protection transistor Tr1 exceeds the conduction voltage of the protection transistor Tr1, the protection transistor Tr1 becomes conductive.
保護トランジスタＴｒ １が導通すると、バイポーラト
ランジスタＴｒのゲート端子Ｇに印加される入力電圧Ｖ
ｉａは、ゲート抵抗Ｒｇと分割抵抗Ｒｄとで分割される
ことになる。その結果、バイポーラトランジスタＴｒの
ゲート端子Ｇに印加されるゲート電圧は低下するから、
バイポーラトランジスタＴｒのコレクタ・エミッタ間飽
和電圧が下がって、そのバイポーラトランジスタＴｒ内
の電流密度も下がる結果、バイポーラトランジスタＴｒ
はラッチアップ破壊から保護される。なお、本実施例で
は通常の負荷が接続されている場合は、保護トランジス
タＴｒ １が非導通となるように電流検出抵抗Ｒｓの抵
抗値を設定しているので、バイポーラトランジスタＴ「
のゲートに印加される電圧は、ゲート端子Ｇに印加され
る入力電圧Ｖｉｎにほぼ等しくなり、その結果、ゲート
抵抗Ｒｇの抵゛抗値を自由に設定することが可能となる
ので、バイポーラトランジスタＴｒの定常損失とかスイ
ッチング損失を最小限にして高速でのスイッチング動作
が可能となる。When the protection transistor Tr1 becomes conductive, the input voltage V applied to the gate terminal G of the bipolar transistor Tr
ia is divided by gate resistance Rg and dividing resistance Rd. As a result, the gate voltage applied to the gate terminal G of the bipolar transistor Tr decreases, so
The collector-emitter saturation voltage of the bipolar transistor Tr decreases, and the current density within the bipolar transistor Tr also decreases.
is protected from latch-up failure. In this embodiment, when a normal load is connected, the resistance value of the current detection resistor Rs is set so that the protection transistor Tr1 becomes non-conductive, so the bipolar transistor T'
The voltage applied to the gate of the bipolar transistor Tr is approximately equal to the input voltage Vin applied to the gate terminal G, and as a result, the resistance value of the gate resistor Rg can be freely set. High-speed switching operation is possible by minimizing steady-state loss and switching loss.
第３図は本実施例の動作特性を従来例と対比して示す図
であり、第３図において、破線は第５図と同様にして従
来例の負荷短絡時における電流波形を示しており、実線
は本実施例の負荷短絡時における電流波形を示している
。そして、従来例の電流波形のピーク点Ａに比較して本
実施例の電流波形のピーク点Ｂは低くなっていることか
ら明らかなように、本実施例では負荷短絡があっても、
その短絡電流の上昇が抑えられるので、従来例のような
ラッチアップ破壊から防止される。FIG. 3 is a diagram showing the operating characteristics of this embodiment in comparison with the conventional example. In FIG. 3, the broken line shows the current waveform when the load is short-circuited in the conventional example, similar to FIG. 5. The solid line shows the current waveform when the load is short-circuited in this embodiment. As is clear from the fact that the peak point B of the current waveform of this embodiment is lower than the peak point A of the current waveform of the conventional example, in this embodiment, even if there is a load short circuit,
Since the increase in short circuit current is suppressed, latch-up damage as in the conventional example is prevented.
なお、本実施例ではＮチャネル型のバイポーラトランジ
スタＴｒに、ｎｐｎ型の保護トランジスタＴｒ １を用
いた例を示したが、Ｐチャネルのバイポーラトランジス
タＴｒに、ｐｎｐ型の保護トランジスタＴｒ ｌを用い
ても同様に実施することができることは勿論である。ま
た、保護トランジスタＴｒ ｌではバイポーラトランジ
スタＴｒを用いたが、電圧制御型のパワートランジスタ
についても同様に適用することができることは勿論であ
る。Note that although this embodiment shows an example in which the npn type protection transistor Tr1 is used as the N channel type bipolar transistor Tr, it is also possible to use the pnp type protection transistor Tr1 as the P channel bipolar transistor Tr. Of course, it can be implemented in the same way. Furthermore, although a bipolar transistor Tr is used as the protection transistor Tr, it goes without saying that the present invention can also be applied to a voltage-controlled power transistor.
（発明の効果）
以上説明したことから明らかなように本発明によれば、
動作時における定常損失とターンオン時におけるスイッ
チング損失とのいずれをも増大させることなく、かつそ
のスイッチング速度を低下させることなく負荷短絡時に
おける半導体素子のラッチアップ破壊を防止できる(Effects of the Invention) As is clear from the above explanation, according to the present invention,
It is possible to prevent latch-up damage to semiconductor devices during load short circuits without increasing either steady-state loss during operation or switching loss during turn-on, and without reducing switching speed.
第菫図ないし第３図は本発明の実施例に係り、第１図は
同実施例の等価回路図、第２図は同実施例のモノリシッ
ク構造を示す断面図、第３図は動作特性を示す図である
。
第４図は従来例の等価回路図、第５図は第４図の従来例
の動作特性を示す図である。
Ｔｒ・・・バイポーラトランジスタ（半導体素子）、Ｔ
ｒ １・・・保護トランジスタ、Ｃ・・・コレクタ端子
、Ｅ・・・エミッタ端子、Ｇ・・・ゲート端子、Ｓ・・
・電流検出端子、Ｒｓ・・・電流検出抵抗、Ｒｇ・・・
ゲート抵抗、Ｒｄ・・・分割抵抗。
図中、同一符号は同一ないしは相当部分を示す。Figures 1 to 3 relate to embodiments of the present invention; Figure 1 is an equivalent circuit diagram of the embodiment, Figure 2 is a sectional view showing the monolithic structure of the embodiment, and Figure 3 shows the operating characteristics. FIG. FIG. 4 is an equivalent circuit diagram of the conventional example, and FIG. 5 is a diagram showing the operating characteristics of the conventional example of FIG. Tr...Bipolar transistor (semiconductor element), T
r 1...Protection transistor, C...Collector terminal, E...Emitter terminal, G...Gate terminal, S...
・Current detection terminal, Rs...Current detection resistor, Rg...
Gate resistance, Rd...dividing resistance. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
の短絡保護回路であって、 前記半導体素子のエミッタセルを一部分離するとともに
、該一方のエミッタセルに電流検出端子を接続し、該電
流検出端子と、他方のエミッタセルに接続されたエミッ
タ端子との間に電流検出抵抗を接続し、また、前記電流
検出端子と前記エミッタ端子との間にそれぞれ保護トラ
ンジスタのベースとエミッタとを接続し、前記保護トラ
ンジスタのコレクタと前記半導体素子のゲートとの間に
分割抵抗を接続したことを特徴とする、半導体素子の短
絡保護回路。(1) A short-circuit protection circuit for a semiconductor device in which a gate resistor is connected to a gate terminal, wherein an emitter cell of the semiconductor device is partially separated, a current detection terminal is connected to one of the emitter cells, and a current detection terminal is connected to the emitter cell. A current detection resistor is connected between the terminal and an emitter terminal connected to the other emitter cell, and a base and an emitter of a protection transistor are respectively connected between the current detection terminal and the emitter terminal, A short-circuit protection circuit for a semiconductor device, characterized in that a dividing resistor is connected between the collector of the protection transistor and the gate of the semiconductor device.
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|---|---|---|---|
| JP63285989A JP2806503B2 (en) | 1988-11-11 | 1988-11-11 | Semiconductor element short-circuit protection circuit |
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| JP63285989A JP2806503B2 (en) | 1988-11-11 | 1988-11-11 | Semiconductor element short-circuit protection circuit |
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|---|---|
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| JP2806503B2 JP2806503B2 (en) | 1998-09-30 |
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| JP63285989A Expired - Lifetime JP2806503B2 (en) | 1988-11-11 | 1988-11-11 | Semiconductor element short-circuit protection circuit |
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