JPH02129752A - Bus controlling system - Google Patents

Abstract

PURPOSE:To shorten a bus arbitration time by connecting plural LSIs to a bus and allowing each ISI to acquire the bus by using a clock signal, a bus request signal or a bus ground signal. CONSTITUTION:An LSI 1 for controlling a clock (CLK1) signal out of LSIs 1 to 4 connected to one bus 1 sets up the level of the clock (CLK1) signal to a using state and acquires the bus 1 with priority and each of other LSIs 2 to 4 acquires the bus 1 correspondingly to the sending of a *BR signal to other LSIs. Thereby, one of the LSI connected to the bus 1 out of the plural LSIs 1 to 4 can acquire and use the bus 1 by controlling the level of the clock (CLK1) signal, the *BR signal or a *BG signal. Consequently, the bus arbitration time and the bus use time can be shortened.

Description

【発明の詳細な説明】 〔概要〕 バスの使用権を制御するバス制御方式に関し、１つのバ
スに複数のＬＳＩを接続し、クロック信号、バスリクエ
スト（Ｂ　Ｒ）信号、およびバスグランド（ＢＧ）信号
を使用して各ＬＳＩが１つのバスを獲得し、バスアービ
トレーション時間の短縮およびバスの使用時間の短縮を
図ることを目的とし、 １つのバスに複数のＬＳＩを接続し、クロック（ＣＬＫ
１）信号を制御するＬＳＩが当該クロック（ＣＬＫ１）
信号のレベルを使用状態に設定して優先的にバスを獲得
し、一方、他のＬＳＩがバスを使用したい旨を表すバス
リクエスト（Ｂ　Ｒ）信号あるいはバスの未使用／使用
を表すバスグランド（Ｂ　Ｇ）信号のレベルを所定レベ
ルに設定したことに対応してクロック（ＣＬＫ１）信号
のレベルを所定幅の未使用状態に設定し、この未使用状
態のクロック（ＣＫＬ１）信号に対応して他の該当ＬＳ
Ｉが１つのバスを獲得して使用するように構成する。[Detailed Description of the Invention] [Summary] Regarding a bus control method that controls the right to use a bus, multiple LSIs are connected to one bus, and a clock signal, a bus request (B R) signal, and a bus ground (BG) signal are transmitted. With the aim of reducing bus arbitration time and bus usage time by allowing each LSI to acquire one bus using signals, multiple LSIs are connected to one bus and a clock (CLK) is used.
1) The LSI that controls the signal uses the relevant clock (CLK1)
The signal level is set to the used state to acquire the bus preferentially, while the bus request (B R) signal indicating that another LSI wants to use the bus or the bus ground (B R) signal indicating that the bus is unused/used is transmitted. B G) In response to setting the level of the signal to a predetermined level, the level of the clock (CLK1) signal is set to an unused state with a predetermined width, and in response to this unused state of the clock (CKL1) signal, other signals are set. Applicable LS
Configure I to acquire and use one bus.

〔産業上の利用分野〕[Industrial application field]

本発明は、バスの使用権を制御するバス制御方式に関す
るものである。コンピュータの高速化に伴い、バスを複
数の装置で使用する際に、バスの制御／使用時間の短縮
が望まれている。The present invention relates to a bus control method for controlling the right to use a bus. As computers become faster, there is a desire to shorten bus control/use time when a bus is used by multiple devices.

〔従来の技術と発明が解決しようとする課題〕従来、第
４図（イ）に示すように、１つのバス１１にＬ　Ｓ　Ｉ
　＋１１ないしく３）を接続していずれかのＬＳ１がバ
スの使用権を獲得する場合、第４図（ロ）波形図に示す
ように、バス制御回路Ｉ２にバスリクエスト（ＢＲ）信
号を通知し、これに対応してバスグランド（Ｂ　Ｇ）信
号の返答を受けてバスを獲得してそれぞれ使用するよう
にしていた。[Prior art and problems to be solved by the invention] Conventionally, as shown in FIG. 4(a), one bus 11 has LSI
When either LS1 acquires the right to use the bus by connecting +11 or 3), it notifies the bus control circuit I2 of a bus request (BR) signal, as shown in the waveform diagram in Figure 4 (b). In response to this, a bus was acquired and used respectively in response to a response from a bus ground (BG) signal.

このため、バス１１を獲得するためにバス制御回路１２
を設ける必要があり、回路構成が複雑となってしまうと
共に、アービトレーション（バス競合）を回避するため
の時間が長くなってしまうなどのために迅速にバスを使
用してデータ転送し得ないという問題があった。Therefore, in order to acquire the bus 11, the bus control circuit 12
The problem is that it is not possible to quickly transfer data using the bus because the circuit configuration becomes complicated and it takes a long time to avoid arbitration (bus contention). was there.

本発明は、１つのバスに複数のＬＳＩを接続し、クロッ
ク信号、バスリクエスト（Ｂ　Ｒ）信号、およびバスグ
ランド（Ｂ　Ｇ）信号を使用して各ＬＳＩが１つのバス
を獲得し、バスアービトレーション時間の短縮およびバ
スの使用時間の短縮を図ることを目的としている。The present invention connects multiple LSIs to one bus, each LSI acquires one bus using a clock signal, a bus request (B R) signal, and a bus ground (B G) signal, and performs bus arbitration. The purpose is to save time and reduce the amount of time the bus is used.

〔課題を解決する手段〕[Means to solve problems]

第１図は本発明の原理ブロック図を示す。 FIG. 1 shows a block diagram of the principle of the present invention.

第１図において、バスｌは、Ｌ　Ｓ　Ｉ　＋１１ないし
く４）が共通に使用するバスである。In FIG. 1, bus 1 is a bus commonly used by L S I +11 to 4).

Ｌ　Ｓ　Ｉ　（１１ないしく４）は、バス１に接続され
、排他的に当該バス１の使用権を獲得してデータ転送な
どするものである。The LSIs (11 to 4) are connected to the bus 1 and exclusively acquire the right to use the bus 1 to transfer data.

ＣＬＫＩは、Ｌ　Ｓ　Ｉ　（１１が優先的にバス１を使
用する旨、および他のＬ　Ｓ　Ｉ　＋２＋ないしく４）
のバスｌの使用期間を通知などする信号である。CLKI is LSI (11 preferentially uses bus 1, and other LSI +2+ or 4)
This is a signal for notifying the usage period of the bus l.

＊ＢＲ（バスリクエスト）（８号は、自ＬＳＩがバス１
を使用したい旨を表す信号である。*BR (Bus Request) (For No. 8, own LSI is bus 1.
This is a signal indicating that you want to use .

＊ＢＧ（バスグランド）信号は、自ＬＳＩがバスｌを未
使用／使用を表す信号である。*BG (bus ground) signal is a signal indicating whether the bus I is not used or used by the own LSI.

〔作用〕[Effect]

本発明は、例えば第１図に示すように、１つのバスｌに
接続されたＬ　Ｓ　Ｉ　（１１ないしく４）のうち、ク
ロック（ＣＬＫ１）信号を制御するＬ　Ｓ　Ｉ　（１１
が当該クロック（ＣＬＫ１）信号のレベルを使用状態（
例えばＨレベル）に設定して優先的にバスｌを獲得し、
一方、他のＬ　Ｓ　Ｉ　＋２１ないしく４）のうち、Ｌ
Ｓ　Ｉ　＋４＞が＊ＢＲ信号を他のＬ　Ｓ　Ｉ　（２＋
、（３）に通知したことに対応して所定幅の未使用状態
のレベルのクロック（ＣＬＫ１）信号を当該Ｌ　Ｓ　Ｉ
　（４１に通知してバス１を獲得し、またはＬ　Ｓ　Ｉ
　１２＋、（３）が＊ＢＧ信号、ＢＧＩ信号を他のＬ　
Ｓ　［（１１、（４）、（３）に通知したことに対応し
て所定幅の未使用状態のレベルのクロック（ＣＬＫ１）
信号を該当Ｌ　Ｓ　Ｉ　（２）あるいはＬ　Ｓ　Ｉ　（
３１に通知してバス１を獲得し、使用するようにしてい
る。For example, as shown in FIG.
sets the level of the relevant clock (CLK1) signal to the usage state (
For example, set it to H level) to acquire bus l preferentially,
On the other hand, among the other L S I +21 or 4), L
S I +4> *BR signal to other L S I (2+
, (3), the clock (CLK1) signal at an unused level with a predetermined width is sent to the LSI.
(Notify 41 to obtain bus 1 or LSI
12+, (3) *BG signal, BGI signal to other L
S [Clock (CLK1) at an unused level of a predetermined width in response to the notification to (11, (4), (3))
The signal is converted to the corresponding LSI (2) or LSI (
31 to acquire bus 1 and use it.

従って、１つのバス１に接続されたＬ　Ｓ　Ｉ　＋１１
ないしく４）は、クロック（ＣＬＫ１）信号、＊ＢＲ信
号、あるいは＊ＢＧ信号などのレベルを制御してバスｌ
を獲得して使用することができ、バスアービトレーショ
ン時間を短縮することが可能となると共に、バス使用時
間を短縮することが可能となる。Therefore, L S I +11 connected to one bus 1
or 4) controls the level of the clock (CLK1) signal, *BR signal, or *BG signal, etc.
can be acquired and used, making it possible to shorten bus arbitration time and shorten bus usage time.

〔実施例〕〔Example〕

次に、第１図から第３図を用いて本発明の１実施例の構
成および動作を順次詳細に説明する。Next, the configuration and operation of one embodiment of the present invention will be explained in detail using FIGS. 1 to 3.

第１図において、Ｌ　Ｓ　Ｉ　（１１ないしく勾は、１
つのバス１に接続されたＬＳＩ（データ転送の主体とな
る装置）である。In Figure 1, L S I (11 or gradient is 1
This is an LSI (device that is the main body of data transfer) connected to two buses 1.

＄ＳＬ　（セレクト）信号は、ホストからＬＳＩ（すを
選択する信号である。The $SL (select) signal is a signal for selecting an LSI from the host.

Ｒ／Ｗ　（リード／ライト）信号は、ホストからＬ　Ｓ
　Ｉ　（１）に入力されるリード／ライト信号である。The R/W (read/write) signal is sent from the host to the L S
This is a read/write signal input to I (1).

ＣＬＫ　（クロック）信号は、外部からＬ　Ｓ　Ｉ　（
１１に入力されるクロック信号である。The CLK (clock) signal is transmitted from the outside by LSI (
This is a clock signal input to 11.

ＣＬＫＩ　　（クロック１）イ言号は、当＝亥ＣＬＫ　
１を制御するＬ　Ｓ　Ｔ　（１）が優先的にバス１を獲
得するための信号（例えばＨレベルの信号）、および他
のＬ　Ｓ　Ｉ　＋２１ないしく４）のバス使用時間を通
知する信号（例えばＬレベルの信号）である。CLKI (Clock 1) The name of the word is t=亥CLK
A signal (for example, an H level signal) for L S T (1) controlling L S I to preferentially acquire bus 1, and a signal (for example, an H level signal) that notifies the bus use time of other L S I +21 to 4). For example, an L level signal).

＊ＢＲ（バスリクエスト）信号は、自ＬＳＩがバス１を
獲得したい旨を表す信号である。*BR (bus request) signal is a signal indicating that the own LSI wants to acquire bus 1.

＊ＢＧ　（バスグランド）、＊ＢＧ１、ＢＧ２信号は、
自ＬＳＩがバス１を未便用／使用を表す信号である。*BG (bus ground), *BG1, BG2 signals are
This signal indicates that the own LSI is not using bus 1 or is using it.

ＩＲＷ（内部リード・ライト）信号は、ＬＳＩ（２）、
（３）がＣＬＫ　１信号の幅を制御するＬ　Ｓ　Ｉ　ｔ
１＋に対して、リード／ライトのいずれを行うかを通知
して、これに対応したＣ　Ｌ　Ｋ　１４＋号の幅を送出
させるためのものである０例えばライト時は短い幅のＬ
レベル、リード時は長い幅のＬベルのＣＬＫ１信号とな
るように制御している（第３図を用いて後述する）。The IRW (internal read/write) signal is LSI (2),
(3) controls the width of the CLK1 signal
This is to notify whether to read or write to 1+ and send the corresponding width of C L K 14+.0 For example, when writing, a short width L
During reading, the CLK1 signal is controlled to have a long width of L level (described later with reference to FIG. 3).

次に、第２図を用いて第１図構成の具体的動作例を説明
する。図中、左側の記号＊ＢＲ１＊ＢＧなどは、既述し
た第１図記号に対応している。尚、小さい丸印を用いて
示した条件によってＬ　Ｓ　Ｉ　ｔ１）ないしく４）の
いずれかが最下段に示すようにバス１を獲得するように
している。Next, a specific example of the operation of the configuration shown in FIG. 1 will be explained using FIG. 2. In the figure, the symbols *BR1*BG etc. on the left side correspond to the symbols in FIG. 1 described above. Note that, depending on the conditions indicated using small circles, either L S I t1) or L S I t4) acquires bus 1 as shown in the bottom row.

第２図において、■は、＊ＢＧがＬレベル（ＬＳ１（２
）あるいはＬ　Ｓ　Ｉ　＋３１がバスを使用）、＊ＢＧ
ｌがＨレベル（ＬＳＩ＋２１がバスを未使用）であるた
めに、Ｌ　Ｓ　Ｉ　＋３１がバスｌを獲得している。こ
の際、ＩＲＷがリードであるため、このリードに対応し
たＬレベルの幅を持つＣＬＫ　１信号が第１図Ｌ　Ｓ　
Ｉ　＋１１から当該Ｌ　Ｓ　Ｉ　（３１に送出される。In Figure 2, ■ indicates that *BG is at L level (LS1(2)
) or L S I +31 uses the bus), *BG
Since l is at H level (LSI+21 is not using the bus), LSI+31 has acquired bus l. At this time, since IRW is a lead, the CLK 1 signal with the L level width corresponding to this lead is shown in FIG.
I +11 is sent to the relevant L S I (31).

■は、＊ＢＧがＬレベル（ＬＳＩ＋２１あるいはＬＳＩ
（３１がバスを使用）、＊ＢＧ１がＬレベル（ＬＳ　Ｉ
　＋２＞がバスを１吏用）であるために、Ｌ　Ｓ　Ｉ　
＋２）がバス１を獲得している。この際、ＩＲＷがライ
トであるため、このライトに対応したＬレベルの幅を持
つＣＬＫＩ信号が第１図Ｌ　Ｓ　ｒ　（１１から当該Ｌ
Ｓ　Ｉ　Ｆ２１に送出される。■: *BG is L level (LSI+21 or LSI
(31 uses the bus), *BG1 is L level (LSI
+2> is for one bus), so L S I
+2) has acquired bus 1. At this time, since IRW is a write, the CLKI signal with the L level width corresponding to this write is
It is sent to SIF21.

■は、■の位置で＊ＢＲがＬレベル（ＬＳＩ＋４１がＬ
　Ｓ　Ｉ　（２＋、（３）に対して次にバス１を獲得し
たい旨を通知）、かつ＊ＢＧがＨレベル（ＬＳＩ＋２１
、（３）がバスを未使用）であるために、Ｌ　Ｓ　Ｉ　
＋４）がバス１を獲得している。■: *BR is at L level (LSI+41 is L) at position ■.
S I (2+, notifies (3) that it wants to acquire bus 1 next), and *BG is H level (LSI+21
, (3) does not use the bus), so L S I
+4) has acquired bus 1.

■は、＊ＢＧがＨレベル（ＬＳＩ＋２）、（３）がバス
１を未使用）、＊ＳＬがＬレベル（ＬＳＩ［ｔｌがホス
トから選択）、ネＢＧ２がＬレベル（ＬＳ［１＋がバス
１を使用）であるために、Ｌ　Ｓ　Ｉ　（１）がバス１
を獲得している。■: *BG is H level (LSI+2), (3) is bus 1 unused), *SL is L level (LSI [tl is selected from host), and BG2 is L level (LS[1+ is bus 1 ), so L S I (1) is bus 1
has been acquired.

以下同様に、■でＬ　Ｓ　Ｉ　（３１、■でＬ　Ｓ　Ｉ
　ｆｉ＋、■でＬ　Ｓ　Ｉ　（３１がバス１を獲得する
ようにしている。Similarly, in ■, L S I (31, in ■ L S I
fi+, ■ L S I (31 acquires bus 1.

第３図は、第１図Ｌ　Ｓ　Ｉ　（１１が送出するＣＬＫ
Ｌ信号の幅を調整する回路例を示す。FIG. 3 shows the CLK sent by LSI (11) in FIG.
An example of a circuit for adjusting the width of the L signal is shown.

第３図において、左側の“Ｔｏの幅を調整”と記載した
下側のＮＡＮＤ回路、ＡＮＤ回路、およびカウンタ２か
らなる回路構成は、第２図ＣＬＫ１信号のＬ　Ｓ　Ｉ　
ｔ１）がバス１を使用する時間Ｔ０を設定（調整）する
ようにしている。In FIG. 3, the circuit configuration consisting of the NAND circuit, AND circuit, and counter 2 on the lower side labeled "Adjust the width of To" on the left side is the LSI of the CLK1 signal in FIG.
t1) sets (adjusts) the time T0 for using bus 1.

また、“ＣＬＫ　１のＬレベルの幅を調整°と記載した
ＦＦクリア条件回路３は、図示のように、＊ＢＧ（ＬＳ
Ｉ［２１、（３）がバス１を未使用／使用を表す信号）
　、＊ＳＬ　（ＬＳ　Ｉ（ｌｌに対する選択信号）　、
［ＲＷ　（ＬＳ　Ｉ＋２１、（３）のＲ／Ｗ信号）−Ｒ
／Ｗ（ＬＳＩ（ｌＩのＲ／Ｗ信号）の条件について判定
し、最適なＣＬＫ　１信号のＬレベルの幅を調整するも
のである０例えばＩＲＷのＷ（ライト）のときはＣＬＫ
　１信号のＬレベルの幅をＣＬＫのパルスの６個分、Ｉ
ＲＷのＲ（リード）のときはＣＫ　Ｌ　１１８号のＬレ
ベルの幅をＣＬＫのパルスの８個分とするように調整す
る。In addition, the FF clear condition circuit 3 described as “adjusting the width of the L level of CLK 1” is as shown in the diagram.
I [21, (3) is a signal indicating that bus 1 is not used/used)
, *SL (LS I (selection signal for ll),
[RW (LS I+21, (3) R/W signal) -R
/W (Judges the conditions of LSI (lI R/W signal) and adjusts the width of the L level of the optimal CLK 1 signal 0 For example, when IRW W (write), CLK
The width of the L level of one signal is six CLK pulses, I
When the RW is R (read), the width of the L level of CK L No. 118 is adjusted to be eight CLK pulses.

以上のように、＊ＢＧ、＊ＳＬ、［ＲＷ、Ｒ／Ｗなどの
信号に対応づけてＣＫＬ　１信号のＬレベルの幅を所定
値に設定することより、簡単な回路構成によってＬ　Ｓ
　Ｉ　＋２１ないしく４）がバス１を使用する時間を必
要最小限に短縮することが可能となる。As described above, by setting the L level width of the CKL 1 signal to a predetermined value in association with signals such as *BG, *SL, [RW, R/W, etc., L S
It becomes possible to reduce the time that I+21 to 4) use bus 1 to the necessary minimum.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、１つのバスに複
数のＬＳＩを接続し、クロック信号、バスリクエスト（
ＢＲ）信号、およびバスグランド（ＢＧ）信号を使用し
て各ＬＳＩが１つのバスを獲得する構成を採用している
ため、バスアービトレーション時間を短縮することがで
きる。更に、クロック（ＣＬＫ１）信号を制御するＬＳ
Ｉが他のＬＳＩの状態（リード、ライトなど）に対応し
て必要最小限の幅（例えばＬレベルの幅）のクロック（
ＣＬＫ１）信号を他のＬＳＩに通知してバス１を獲得し
ているため、バスｌの使用時間を必要最小限に短縮する
ことができる。As explained above, according to the present invention, a plurality of LSIs are connected to one bus, and a clock signal, a bus request (
Since each LSI acquires one bus using the BR) signal and the bus ground (BG) signal, the bus arbitration time can be shortened. Furthermore, LS that controls the clock (CLK1) signal
I is a clock (for example, L level width) that corresponds to the state of other LSIs (read, write, etc.).
CLK1) signal to other LSIs to acquire bus 1, it is possible to reduce the usage time of bus 1 to the necessary minimum.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の１実施例構成図、第２図は本発明の動
作説明図、第３図は本発明に係わるクロンク信号生成回
路例、第４図は従来技術の説明図を示す。 図中、１はバス、Ｌ　Ｓ　Ｉ　＋１）ないしく４）はバ
スを獲得する装置、２はカウンタ、３はＦＦクリア条件
回路を表す。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation of the present invention, FIG. 3 is an example of a clock signal generation circuit according to the present invention, and FIG. 4 is an explanatory diagram of a prior art. In the figure, 1 represents a bus, L S I +1) or 4) represents a device that acquires the bus, 2 represents a counter, and 3 represents an FF clear condition circuit.

Claims (1)

【特許請求の範囲】[Claims] バスの使用権を制御するバス制御方式において、１つの
バス（１）に複数のＬＳＩを接続し、クロック（ＣＬＫ
１）信号を制御するＬＳＩが当該クロック（ＣＬＫ１）
信号のレベルを使用状態に設定して優先的にバス（１）
を獲得し、一方、他のＬＳＩがバス（１）を使用したい
旨を表すバスリクエスト（ＢＲ）信号あるいはバス（１
）の未使用／使用を表すバスグランド（ＢＧ）信号のレ
ベルを所定レベルに設定したことに対応してクロック（
ＣＬＫ１）信号のレベルを所定幅の未使用状態に設定し
、この未使用状態のクロック（ＣＫＬ１）信号に対応し
て他の該当ＬＳＩが１つのバス（１）を獲得して使用す
るように構成したことを特徴とするバス制御方式。In a bus control method that controls the right to use the bus, multiple LSIs are connected to one bus (1), and a clock (CLK) is connected to one bus (1).
1) The LSI that controls the signal uses the relevant clock (CLK1)
Set the signal level to use status and prioritize the bus (1)
On the other hand, other LSIs receive a bus request (BR) signal indicating that they want to use bus (1) or bus (1).
) in response to setting the level of the bus ground (BG) signal indicating unused/used clock (
CLK1) signal level is set to an unused state with a predetermined width, and other corresponding LSIs are configured to acquire and use one bus (1) in response to this unused clock (CKL1) signal. This bus control method is characterized by: