JPH0212839A - Field-effect transistor - Google Patents
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- JPH0212839A JPH0212839A JP16403888A JP16403888A JPH0212839A JP H0212839 A JPH0212839 A JP H0212839A JP 16403888 A JP16403888 A JP 16403888A JP 16403888 A JP16403888 A JP 16403888A JP H0212839 A JPH0212839 A JP H0212839A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はへテロ接合を用いた二次元電子ガス電界効果ト
ランジスタ（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｇａ５Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｉｔｏｒ ：以下、２ＤＥＧＦＥＴと略する）の構
造に係わり、特にその性能を向上することを可能とする
エピタキシャル層構造に関する。Detailed Description of the Invention (Industrial Application Field) The present invention is directed to a two-dimensional electron gas field effect transistor (2-dimensional gas field effect transistor) using a heterojunction.
ron Ga5Field-Effect Trans
The present invention relates to the structure of a 2DEGFET (hereinafter abbreviated as 2DEGFET), and particularly to an epitaxial layer structure that makes it possible to improve its performance.
（従来の技術）
第６図に従来技術による２ＤＥＧＦＥＴの一例の素子断
面図を示す。図において、５は半絶縁性（Ｓ。(Prior Art) FIG. 6 shows a cross-sectional view of an example of a 2DEGFET according to the prior art. In the figure, 5 is semi-insulating (S.
１、 ）ＩｎＰ基板、４はノンドープＡ１ｏ、４ｓＩｎ
ｏ、５□Ａｓから成るバッファ層、１はチャネルを構成
するノンドープＧａｏ、４７Ｉｎｇ、５３Ａ８層、２は
キャリア供給層でありｎ型”０．４８Ｉｎ０．５□Ａｓ
層によって構成されている。キャリア供給層２の表面に
はｎ型Ｇａｏ、４□Ｉｎ。、５３Ａｓ層から成るキャッ
プ層３が形成されている。キャップ層３を越えて形成さ
れたリセス部にはゲート電極６が形成されている。ソー
ス電極７ａおよびドレイン電極７ｂはキャップ層３上に
蒸着によって形成された後、アロイ処理によってチャネ
ル層１内に生成される二次元電子ガス（２ＤＥＧ）層８
とのオーム性接触をとっである。1.) InP substrate, 4 is non-doped A1o, 4sIn
1 is a non-doped Gao, 47Ing, 53A8 layer constituting the channel, 2 is a carrier supply layer and is an n-type "0.48In0.5□As" buffer layer.
It is composed of layers. The surface of the carrier supply layer 2 is made of n-type GaO and 4□In. , 53As layer is formed. A gate electrode 6 is formed in the recess formed beyond the cap layer 3. A source electrode 7a and a drain electrode 7b are formed on the cap layer 3 by vapor deposition, and then a two-dimensional electron gas (2DEG) layer 8 is generated in the channel layer 1 by an alloying process.
It is in ohmic contact with.
（発明が解決しようとする問題点）
ここで−例として取り上げたＧａＩｎＡｓ／ＡｌＩｎＡ
ｓ系の２ＤＥＧＦＥＴの特徴は、ＡｌＩｎＡｓとＧａＩ
ｎＡｓの伝導帯オフセット（ΔＥｃ）が約０．５ｅＶと
大きいため高電子濃度化が可能である上、ノンドープＧ
ａＩｎＡｓ層における電子移動度がＧａＡｓの場合の１
．５〜２倍と太きいため、素子本来の電流駆動能力を高
め、高速動作が可能になる点である。しかしながら、従
来のＧａＩｎＡｓ／ＡｌＩｎＡｓ系２ＤＥＧＦＥＴでは
ソース抵抗が太きいという欠点があり、素子本来の性能
を生かすことが困難であった。(Problem to be solved by the invention) Here - GaInAs/AlInA taken as an example
The characteristics of s-based 2DEGFET are AlInAs and GaI.
Since the conduction band offset (ΔEc) of nAs is as large as approximately 0.5 eV, high electron concentration is possible, and non-doped G
1 when the electron mobility in the aInAs layer is GaAs
．． Since it is 5 to 2 times thicker, it enhances the element's inherent current driving ability and enables high-speed operation. However, the conventional GaInAs/AlInAs-based 2DEGFET has the drawback of a large source resistance, making it difficult to take advantage of the original performance of the device.
本来、キャップ層はキャリア供給層の表面保護のために
設けられていたが、キャップ層はソース・ゲート間抵抗
及びドレイン・ゲート間抵抗の低減にも有効であること
がＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦＥＴにおいて、
広く知られている。すなわち、キャップ層を有する２Ｄ
ＥＧＦＥＴのソース（またはドレイン）と２ＤＥＧを接
続する電流経路にはアロイ領域を介して２ＤＥＧに接続
する経路（Ｐｌ）だけでなく、キャップ層からキャリア
供給層を介して２ＤＥＣに接続する経路（Ｐ２）が発生
する。経路Ｐ１の通りやすさはアロイ領域におけるコン
タクト抵抗と２ＤＥＧ層におけるシート抵抗によって決
まるが、ＧａＩｎＡｓ／ＡｌＩｎＡｓ系２ＤＥＧＦＥＴ
ではチャネルが高電子濃度である上に高移動度のため経
路Ｐ１は比較的低抵抗であると考えられる。一方、経路
Ｐ２の通りやすさはキャップ層のシート抵抗とキャリア
供給層が形成するポテンシャル・バリヤの高さによって
決まる。ここで、従来のＧａＩｎＡｓ／、ＡｌＩｎＡｓ
系２ＤＥＧＦＥＴをソース・ゲート間においてキャップ
層３−キャリア供給層２−チャネル層１の方向（Ｇ２−
Ｌ２方向）に切断したときの伝導帯下端のプロファイル
とフェルミルベルの計算値（キャップ層とチャネル層間
で熱平衡が成り立っている場合）を第７図に示す。この
図から分かるようにＧａＩｎＡｓ／ＡｌＩｎＡｓヘテロ
界面においてΔＥｃが大きいためポテンシャル・バリヤ
が２６０ｍｅＶ以上と高く、トンネル電流密度は小さく
、経路Ｐ２の寄与は非常に小さい。実際に、キャンプ層
とチャネル層間のトンネル電流−電圧特性とチャネル電
子濃度−電圧特性をとりいれたＴｒａｎｓｍｉｓｓｉｏ
ｎ Ｌｉｎｅ Ｍｏｄｅｌ（ＴＬＭ）に基づいてソース
抵抗を解析した。従来のＧａＩｎＡｓ／ＡｌＩｎＡｓ系
２ＤＥＧＦＥＴにおいて計算されたソース抵抗とソース
・ゲート間距離との関係を第８図に示す。オーミック合
金におけるコンタクト抵抗はＯから０．４Ω−ｍｍまで
変えである。ソース抵抗はソース・ゲート間隔に比例し
、その傾きがチャネルにおけるシート抵抗に一致するこ
とから、経路Ｐ２の寄与は殆ど無く、経路Ｐ１のみでソ
ース抵抗が決まっていることが分かる。故に、ＧａＩｎ
Ａｓ／ＡｌＩｎＡｓ系２ＤＥＧＦＥＴでは、キャップ層
はソース抵抗の低減には機能せず、コンタクト抵抗が高
い場合やソース・ゲート間が長い場合には、寄生抵抗が
非常に増大する。このように、従来の２ＤＥＧＦＥＴで
は、シート電子濃度を向上するためにΔＥｃを大きくす
ることと、キャップ層の寄与によって寄生抵抗を低減す
ることを両立することは困難であった。Originally, the cap layer was provided to protect the surface of the carrier supply layer, but in GaAs/AlGaAs-based 2DEGFETs, the cap layer is also effective in reducing source-gate resistance and drain-gate resistance.
widely known. i.e. 2D with cap layer
The current path connecting the source (or drain) of the EGFET and 2DEG includes not only a path (Pl) that connects to the 2DEG via the alloy region, but also a path (P2) that connects the cap layer to the 2DEC via the carrier supply layer. occurs. The ease of passing through the path P1 is determined by the contact resistance in the alloy region and the sheet resistance in the 2DEG layer, but in GaInAs/AlInAs 2DEGFET
In this case, it is considered that the path P1 has a relatively low resistance because the channel has a high electron concentration and high mobility. On the other hand, the ease with which the path P2 passes is determined by the sheet resistance of the cap layer and the height of the potential barrier formed by the carrier supply layer. Here, conventional GaInAs/, AlInAs
A system 2DEGFET is connected between the source and gate in the direction of cap layer 3 - carrier supply layer 2 - channel layer 1 (G2 -
FIG. 7 shows the profile of the lower end of the conduction band when cut in the L2 direction) and the calculated value of Fermil Bell (when thermal equilibrium is established between the cap layer and the channel layer). As can be seen from this figure, since ΔEc is large at the GaInAs/AlInAs heterointerface, the potential barrier is as high as 260 meV or more, the tunnel current density is small, and the contribution of path P2 is very small. In fact, Transmission, which incorporates the tunnel current-voltage characteristics between the camp layer and the channel layer and the channel electron concentration-voltage characteristics,
The source resistance was analyzed based on the n Line Model (TLM). FIG. 8 shows the relationship between the calculated source resistance and source-gate distance in a conventional GaInAs/AlInAs 2DEGFET. Contact resistance in ohmic alloys varies from 0 to 0.4 Ω-mm. Since the source resistance is proportional to the source-gate distance and its slope matches the sheet resistance in the channel, it can be seen that the path P2 makes almost no contribution and the source resistance is determined only by the path P1. Therefore, GaIn
In an As/AlInAs-based 2DEGFET, the cap layer does not function to reduce the source resistance, and when the contact resistance is high or the distance between the source and the gate is long, the parasitic resistance increases significantly. As described above, in the conventional 2DEGFET, it has been difficult to simultaneously increase ΔEc to improve the sheet electron concentration and reduce parasitic resistance due to the contribution of the cap layer.
本発明は、シート電子濃度を低下することなく、キャリ
ア供給層の形成するポテンシャル・バリヤを下げること
によってソース抵抗の低減が実現される２ＤＥＧＦＥＴ
を供給するものである。The present invention provides a 2DEGFET in which source resistance is reduced by lowering the potential barrier formed by the carrier supply layer without reducing the sheet electron concentration.
It is intended to supply
（問題点を解決するための手段）
本発明によれば、ノンドープのチャネル層及びｎ型不純
物がドープされたキャリア供給層及びｎ型キャップ層と
がこの順で隣接配置され、該ノンドープ・チャネル層に
おけるキャリア供給層との界面近傍に２次元電子ガス層
が形成される電界効果トランジスタにおいて、前記キャ
リア供給層における電子親和度がノンドープ・チャネル
層に接触する側で増大するように形成されていることを
特徴とする電界効果トランジスタ、及び、前記キャリア
供給層における電子親和度がノンドープ・チャネル層に
接触する側とｎ型キャップ層に接触する側で増大するよ
うに形成されていることを特徴とする電界効果トランジ
スタが得られる。(Means for Solving the Problems) According to the present invention, a non-doped channel layer, a carrier supply layer doped with an n-type impurity, and an n-type cap layer are arranged adjacent to each other in this order, and the non-doped channel layer In a field effect transistor in which a two-dimensional electron gas layer is formed near the interface with a carrier supply layer, the carrier supply layer is formed so that electron affinity increases on the side in contact with the non-doped channel layer. and a field effect transistor characterized in that the carrier supply layer is formed such that electron affinity increases on the side in contact with the non-doped channel layer and on the side in contact with the n-type cap layer. A field effect transistor is obtained.
（作用）
キャリア供給層の形成するポテンシャル・バリヤを下げ
ソース抵抗を低減するためにはチャネル−キャリア供給
層界面におけるΔＥｃを低減する必要がある。従来、シ
ート電子濃度の向上とポテンシャル・バリヤの低減が両
立出来なかったのは、チャネル層−キャリア供給層界面
のΔＥｃがシート電子濃度を決定すると考えられていた
ためである。しかしながら、キャリア供給層における電
子親和度（バンドギャップ）がヘテロ接合面に垂直な方
向に不均一である場合を考えると、必ずしも界面におけ
るΔＥｃによってシート電子濃度が決定する訳ではない
ことが理解できる。すなわち、キャリア供給層のチャネ
ル層との界面近傍の空乏層を電子親和度の大きい材料で
置き換えることによって界面におけるΔＥｃを低減する
ことができる。このとき、キャリア供給層内に中性領域
が形成されるバイアス条件においても界面近傍が空乏化
しうる程度に界面近傍の電子親和度を設定しておけば、
シート電子濃度を維持したままでポテンシャル・バリア
を低減できる。(Operation) In order to lower the potential barrier formed by the carrier supply layer and reduce the source resistance, it is necessary to reduce ΔEc at the channel-carrier supply layer interface. Conventionally, the reason why it has not been possible to simultaneously improve the sheet electron concentration and reduce the potential barrier is because it has been thought that ΔEc at the channel layer-carrier supply layer interface determines the sheet electron concentration. However, considering the case where the electron affinity (band gap) in the carrier supply layer is non-uniform in the direction perpendicular to the heterojunction surface, it can be understood that the sheet electron concentration is not necessarily determined by ΔEc at the interface. That is, by replacing the depletion layer near the interface between the carrier supply layer and the channel layer with a material having high electron affinity, ΔEc at the interface can be reduced. At this time, if the electron affinity near the interface is set to such an extent that the vicinity of the interface can be depleted even under bias conditions where a neutral region is formed in the carrier supply layer,
The potential barrier can be reduced while maintaining the sheet electron concentration.
（実施例）
第１図に本発明の実施例の２ＤＥＧＦＥＴの素子断面図
を示す。図において、１，２，３，４，５，６，７ａ、
７ｂ、８は第６図におけるのと同様な意味である。また
、２ａ、２ｂはｎ型（ＡｌＸＧａｌｘ）０．４８ＩｎＯ
，５２Ａｓグレ一デイツド層（０，６８≦Ｘ≦１）であ
る。本実施例の特徴はｎ型Ａ１０．４８Ｉｎ０．５□Ａ
ｓ層によって形成されたキャリア供給層の両へテロ界面
近傍の部分をｎ型（ＡｌＧａ）ＩｎＡｓグレーディッド
層で置き換えたところにあり、このとき、例えばキャリ
ア供給層（２ａ ＋ ２ ＋ ２ｂ）の全膜厚が２０ｎ
ｍ、ドーピングが３×１０１８ｃｍ−３の場合、（Ａｌ
Ｇａ）ＩｎＡｓグレーディッド層２ａ、２ｂの膜厚はそ
れぞれ６０Ａ程度に設定することによって、第２図に示
すような伝導帯プロファイルを実現できる。図は、本実
施例による２ＤＥＧＦＥＴをソース・ゲート間において
キャップ層３−キャリア供給層（２ｂ、２，２ａ）−チ
ャネル層１の方向（Ｇｌ−Ｌ１方向）に切断したときの
伝導帯下端のプロファイルとフェルミルベルの計算値（
キャップ層とチャネル層間で熱平衡が成り立っている場
合）である。この図から分かるように
ＧａＩｎＡｓ／（ＡｌＧａ）ＩｎＡｓヘテロ界面におけ
るΔＥｃが低減されたためポテンシャル・バリヤが１０
０ｍｅＶ程度と低く、トンネル電流密度が大きくなる。(Example) FIG. 1 shows a cross-sectional view of a 2DEGFET according to an example of the present invention. In the figure, 1, 2, 3, 4, 5, 6, 7a,
7b and 8 have the same meaning as in FIG. In addition, 2a and 2b are n-type (AlXGalx) 0.48InO
, 52As graded layer (0,68≦X≦1). The feature of this example is n-type A10.48In0.5□A
The area near both hetero interfaces of the carrier supply layer formed by the s-layer is replaced with an n-type (AlGa)InAs graded layer, and at this time, for example, the entire carrier supply layer (2a + 2 + 2b) Film thickness is 20n
m, when the doping is 3 x 1018 cm-3, (Al
By setting the thickness of each of the Ga)InAs graded layers 2a and 2b to about 60A, a conduction band profile as shown in FIG. 2 can be realized. The figure shows the profile of the lower end of the conduction band when the 2DEGFET according to this example is cut in the direction of cap layer 3 - carrier supply layer (2b, 2, 2a) - channel layer 1 (Gl-L1 direction) between the source and gate. and the calculated value of Fermilbel (
(when thermal equilibrium is established between the cap layer and the channel layer). As can be seen from this figure, ΔEc at the GaInAs/(AlGa)InAs heterointerface was reduced, so the potential barrier was reduced to 10
It is as low as about 0 meV, and the tunnel current density becomes large.
実際に、キャップ層とチャネル層間のトンネル電流、電
圧特性とチャネル電子濃度−電圧特性をとりいれたＴＬ
Ｍに基づいてソース抵抗を解析した。Actually, a TL that incorporates the tunnel current between the cap layer and the channel layer, the voltage characteristics, and the channel electron concentration-voltage characteristics
The source resistance was analyzed based on M.
２ＤＥＧＦＥＴにおけるソース抵抗の計算値とソース・
ゲート間距離との関係を第３図に示す。図において、実
線は本実施例の場合、破線は従来技術による２ＤＥＧＦ
ＥＴの場合である。オーミック合金におけるコンタクト
抵抗を０から０．４Ω−ｍｍまで変えである。低くなっ
たバリヤを介したトンネル電流の寄与によって、コンタ
クト抵抗が０．４Ω−ｍｍ、ソース・ゲート間１ｐｍの
場合ソース抵抗は２割程度低減され、コンタクト抵抗が
更に大きい場合にはより大幅なソース抵抗の低減が期待
される。Calculated value of source resistance and source resistance in 2DEGFET
The relationship with the distance between gates is shown in FIG. In the figure, the solid line is for this example, and the broken line is for 2DEGF according to the prior art.
This is the case with ET. The contact resistance in the ohmic alloy was varied from 0 to 0.4 Ω-mm. Due to the contribution of the tunnel current through the lowered barrier, when the contact resistance is 0.4 Ω-mm and the source-to-gate distance is 1 pm, the source resistance is reduced by about 20%, and when the contact resistance is even larger, the source resistance decreases significantly. Expected to reduce resistance.
このようにキャリア供給層のチャネル側とキャップ側に
組成グレーディッド層を設けることによって、シートキ
ャリア濃度を保ったままでソース抵抗を低減できるが、
このときポテンシャル・バリヤの低下に伴ってゲート下
のキャリア供給層中をソースからドレイン方向に流れる
電流成分（パラレル伝導）が増大することが懸念される
。しかしながら、ＧａＡｓ／ＡｌＧａＡｓ界面における
ΔＥｃを２２４ｍｅＶ、フェルミレベルを１００ｍｅＶ
程度と仮定すれば、通常のＧａＡｓ／ＡｌＧａＡｓ系２
ＤＥＧＦＥＴにおけるポテンシャル・バリヤは１００ｍ
ｅＶ程度となり、本実施例の場合とほぼ同じになる。こ
のことから、本実施例におけるパラレル伝導は、通常の
ＧａＡｓ／ＡｌＧａＡｓ系２ＤＥＧＦＥＴと同程度にな
ると考えられる。By providing compositionally graded layers on the channel side and cap side of the carrier supply layer in this way, the source resistance can be reduced while maintaining the sheet carrier concentration.
At this time, there is a concern that the current component flowing from the source to the drain in the carrier supply layer under the gate (parallel conduction) will increase as the potential barrier decreases. However, the ΔEc at the GaAs/AlGaAs interface is 224 meV, and the Fermi level is 100 meV.
Assuming that the normal GaAs/AlGaAs system 2
Potential barrier in DEGFET is 100m
It is about eV, which is almost the same as in this embodiment. From this, it is considered that the parallel conduction in this example is comparable to that of a normal GaAs/AlGaAs-based 2DEGFET.
以上の実施例ではＧａＩｎＡｓ／ＡｌＩｎＡｓ系２ＤＥ
ＧＦＥＴに適用した例に従って本発明を説明したが、本
発明は他の構造を有する２ＤＥＧＦＥＴにおいても同様
な原理により、ソース抵抗を低減するために有効である
。In the above embodiment, GaInAs/AlInAs-based 2DE
Although the present invention has been described according to an example applied to a GFET, the present invention is also effective for reducing the source resistance in 2DEGFETs having other structures based on the same principle.
第４図に本発明による第二の実施例の素子断面図を示す
。図において、４５はＳ、１．ＧａＡｓ基板、４４はノ
ンドープＧａＡｓから成るバッファ層、４１はチャネル
を構成するノンドープＧａｏ、Ｂ５Ｉｎｏ１５Ａｓ歪層
である。FIG. 4 shows a cross-sectional view of a device according to a second embodiment of the present invention. In the figure, 45 is S, 1. A GaAs substrate, 44 a buffer layer made of non-doped GaAs, and 41 a non-doped GaO, B5Ino15As strained layer constituting a channel.
４２ａのｎ型ＡｌｘＧａ１−ｘＡｓ（０≦Ｘ≦０．１５
）グレーディッド層と４２のｎ型Ａｌ。、１５Ｇａ、８
５Ａｓ層キャリア供給層を形成している。キャリア供給
層４２の表面にはｎ型ＧａＡｓ層から成るキャップ層４
３が形成されている。６はゲート電極で、７ａ、７ｂは
それぞれソース、ドレインにおけるオーム性電極、８は
２ＤＥＧ層である。本実施例はＧａＩｎＡｓ／ＡｌＧａ
Ａｓ歪層チャネル２ＤＥＧＦＥＴにおいてＡｌＧａＡｓ
層中のＡ１組成をグレーディッドにしたものだが、この
構造ではもともとＡ１組成が０．１５と小さくキャップ
側のポテンシャルバリヤが低いため、チャネル側のみに
組成グレーディッド層を設けることによってソース抵抗
の低減が可能になる。42a n-type AlxGa1-xAs (0≦X≦0.15
) graded layer and 42 n-type Al. , 15Ga, 8
The 5As layer forms a carrier supply layer. A cap layer 4 made of an n-type GaAs layer is provided on the surface of the carrier supply layer 42.
3 is formed. 6 is a gate electrode, 7a and 7b are ohmic electrodes at the source and drain, respectively, and 8 is a 2DEG layer. In this example, GaInAs/AlGa
AlGaAs in As strained layer channel 2DEGFET
The A1 composition in the layer is graded, but since in this structure the A1 composition is originally small at 0.15 and the potential barrier on the cap side is low, source resistance can be reduced by providing a composition graded layer only on the channel side. becomes possible.
第５図に本発明による第三の実施例の素子断面図を示す
。図において、５５はＳ、１．ＧａＡｓ基板、５１はノ
ンドープＧａＡｓ層である。５２ａのｎ型ＡｌｘＧａ１
．、−ｘＡｓ（０，１５≦Ｘ≦０．３）グレーディッド
層、５２のｎ 型Ａ １ 。、３ ｏ Ｇ ａ ｏ、７
ｏ Ａ Ｓ 層 と５２ｂ のｎ 型ＡｌｘＧａ
１−ｘＡ５（０，１５≦Ｘ≦０．３）グレーディッド層
はキャリア供給層を形成している。キャリア供給層５２
ｂの表面にはｎ型ＧａＡｓ層から成るキャップ層５３が
形成されている。６はゲート電極で、７，７′はそれぞ
れソース、ドレインにおけるオーム性電極、８は２ＤＥ
Ｇ層である。本実施例は通常のＧａＡｓ／ＡｌＧａＡｓ
系２ＤＥＧＦＥＴにおいてＡｌＧａＡｓ層中のＡ１組成
をチャネル側とキャップ側においてグレーディッドにす
ることによってソース抵抗を低減する構造である。FIG. 5 shows a cross-sectional view of a device according to a third embodiment of the present invention. In the figure, 55 is S, 1. The GaAs substrate 51 is a non-doped GaAs layer. 52a n-type AlxGa1
．． , -xAs (0,15≦X≦0.3) graded layer, 52 n-type A 1 . , 3 o G a o, 7
o A S layer and 52b n-type AlxGa
The 1-xA5 (0,15≦X≦0.3) graded layer forms a carrier supply layer. Carrier supply layer 52
A cap layer 53 made of an n-type GaAs layer is formed on the surface of b. 6 is a gate electrode, 7 and 7' are ohmic electrodes at the source and drain, respectively, and 8 is a 2DE
This is the G layer. This example uses ordinary GaAs/AlGaAs.
This is a structure in which the source resistance is reduced by making the A1 composition in the AlGaAs layer graded on the channel side and the cap side in a system 2DEGFET.
（発明の効果）
以上の発明の詳細な説明から明らかなように、本発明に
よれば、キャリヤ供給層のチャネル側において、もしく
はチャネル側とキャップ側においてポテンシャルバリヤ
を下げる組成変化層を設けることによって２ＤＥＧＦＥ
Ｔのソース抵抗を低減することができるので、２ＤＥＧ
ＦＥＴの素子特性をより向上することが可能になる。(Effects of the Invention) As is clear from the above detailed description of the invention, according to the present invention, by providing a composition change layer that lowers the potential barrier on the channel side of the carrier supply layer or on the channel side and the cap side. 2DEGFE
Since the source resistance of T can be reduced, 2DEG
It becomes possible to further improve the element characteristics of the FET.
第１図は本発明による第一の実施例の素子構造断面図、
第２図は第一の実施例におけるポテンシャルバンド図、
第３図は２ＤＥＧＦＥＴのソース抵抗（計算値）とソー
ス・ゲート間距離との関係を示す図、第４図は本発明に
よる第二の実施例の素子構造断面図、第５図は本発明に
よる第三の実施例の素子構造断面図、第６図は従来技術
による２ＤＥＧＦＥＴの一例の素子構造断面図、第７図
は従来の２ＤＥＧＦＥＴにおけるポテンシャルバンド図
、第８図は従来技術による２ＤＥＧＦＥＴのソース抵抗
（計算値）とソース・ゲート間距離との関係を示す図で
ある。
図において、
１はノンドープＧａｏ、４７Ｉｎ（１，５３ＡＳ層、２
はｎ型Ａ１ｏ、４８Ｉｎｏ、５□ＡＳ層、２ａ、２ｂは
ｎ型（ＡｌｘＧａ１−ｘ）０．４８Ｉｎ０．５２Ａｓグ
レ一デイツド層、
３はｎ型ＧａＯ，４７ＩｎＯ，５３Ａｓキャップ層、４
はノンドープＡ１ｏ、４８工ｎｏ、ｓ□ＡＳ層、５は半
絶縁性ＩｎＰ基板、
６はゲート電極、
７ａ、７ｂはオーム電極、
８は２ＤＥＧ層、
Ａ、にはアロイ領域、
４１はノンドープＧａＯ，８５Ｉｎ０．１５Ａｓ層、４
２はｎ型Ａ１ｏ１．Ｇａｏ、８５Ａｓ層、４２ａはｎ型
ＡｌｘＧａ１−ｘＡ５（０≦Ｘ≦０．１５）グレーディ
ト層、
４３．５３はｎ型ＧａＡｓキャップ層、４４．５１はノ
ンドープＧａＡｓ層、
４５．５５は半絶縁性ＧａＡｓ基板、
５２はｎ型Ａｌ。、３Ｇａｏ、７Ａｓ層、５２ａ、５２
ｂはｎ型ＡｌｘＧａ１−ｘＡ５（０−１５≦Ｘ≦０．３
）ダレデイラド層
である。
ツFIG. 1 is a sectional view of the element structure of the first embodiment according to the present invention;
FIG. 2 is a potential band diagram in the first embodiment,
FIG. 3 is a diagram showing the relationship between the source resistance (calculated value) and the source-gate distance of a 2DEGFET, FIG. 4 is a cross-sectional view of the device structure of the second embodiment according to the present invention, and FIG. 5 is a diagram according to the present invention. A sectional view of the device structure of the third embodiment, FIG. 6 is a sectional view of the device structure of an example of a 2DEGFET according to the prior art, FIG. 7 is a potential band diagram in the conventional 2DEGFET, and FIG. 8 is a source resistance of the 2DEGFET according to the prior art. FIG. 3 is a diagram showing the relationship between (calculated value) and the source-gate distance. In the figure, 1 is non-doped Gao, 47In (1,53AS layer, 2
are n-type A1o, 48Ino, 5□AS layers, 2a and 2b are n-type (AlxGa1-x) 0.48In0.52As graded layers, 3 is n-type GaO, 47InO, 53As cap layer, 4
5 is a semi-insulating InP substrate, 6 is a gate electrode, 7a, 7b are ohmic electrodes, 8 is a 2DEG layer, A is an alloy region, 41 is a non-doped GaO, 85In0.15As layer, 4
2 is n-type A1o1. Gao, 85As layer, 42a is n-type AlxGa1-xA5 (0≦X≦0.15) graded layer, 43.53 is n-type GaAs cap layer, 44.51 is non-doped GaAs layer, 45.55 is semi-insulating GaAs The substrate 52 is n-type Al. , 3Gao, 7As layer, 52a, 52
b is n-type AlxGa1-xA5 (0-15≦X≦0.3
) is the Daredeirad layer. tsu
Claims (5)
されたキャリア供給層及びｎ型キャップ層とがこの順で
隣接配置され、該ノンドープ・チャネル層におけるキャ
リア供給層との界面近傍に２次元電子ガス層が形成され
る電界効果トランジスタにおいて、前記キャリア供給層
における電子親和度がノンドープ・チャネル層に接触す
る側で増大するように形成されていることを特徴とする
電界効果トランジスタ。(1) A non-doped channel layer, a carrier supply layer doped with an n-type impurity, and an n-type cap layer are arranged adjacent to each other in this order, and a two-dimensional electron gas is formed in the non-doped channel layer near the interface with the carrier supply layer. 1. A field effect transistor in which a carrier supply layer is formed such that electron affinity in the carrier supply layer increases on a side in contact with a non-doped channel layer.
タにおいて、前記キャリア供給層における電子親和度が
ｎ型キャップ層に接触する側で増大するように形成され
ていることを特徴とする電界効果トランジスタ。(2) In the field effect transistor according to claim 1, the field effect transistor is characterized in that the carrier supply layer is formed such that electron affinity increases on the side that contacts the n-type cap layer. transistor.
それぞれ、互いに格子整合したノンドープＧａＩｎＡｓ
層、ｎ型（ＡｌＧａ）ＩｎＡｓ層、及びｎ型ＧａＩｎＡ
ｓ層とから形成され、該ｎ型（ＡｌＧａ）ＩｎＡｓ層に
おけるＡｌの割合がノンドープＧａＩｎＡｓ層に接触す
る側とｎ型ＧａＩｎＡｓ層に接触する側とで低下するこ
とによって電子親和度が増大するように形成されている
特許請求の範囲第２項記載の電界効果トランジスタ。(3) The channel layer, carrier supply layer, and cap layer are each made of non-doped GaInAs that are lattice matched to each other.
layer, n-type (AlGa)InAs layer, and n-type GaInA layer
s layer, and the proportion of Al in the n-type (AlGa)InAs layer decreases between the side in contact with the non-doped GaInAs layer and the side in contact with the n-type GaInAs layer, so that the electron affinity increases. A field effect transistor according to claim 2 formed therein.
それぞれ、互いに格子整合したノンドープＧａＡｓ層、
ｎ型（ＡｌＧａ）Ａｓ層、及びｎ型ＧａＡｓ層とから形
成され、該ｎ型（ＡｌＧａ）Ａｓ層におけるＡｌの割合
がノンドープＧａＡｓ層に接触する側とｎ型ＧａＡｓ層
に接触する側とで低下することによって電子親和度が増
大するように形成されている特許請求の範囲第２項記載
の電界効果トランジスタ。(4) a non-doped GaAs layer in which the channel layer, carrier supply layer, and cap layer are each lattice-matched to each other;
It is formed from an n-type (AlGa)As layer and an n-type GaAs layer, and the proportion of Al in the n-type (AlGa)As layer decreases between the side in contact with the non-doped GaAs layer and the side in contact with the n-type GaAs layer. 3. The field effect transistor according to claim 2, wherein the field effect transistor is formed so that electron affinity is increased by increasing the electron affinity.
それぞれ、ノンドープＧａＩｎＡｓ層、ｎ型（ＡｌＧａ
）Ａｓ層、及びｎ型ＧａＡｓ層とから形成され、該ｎ型
（ＡｌＧａ）Ａｓ層におけるＡｌの割合がノンドープＧ
ａＩｎＡｓ層に接触する側で低下することによって電子
親和度が増大するように形成されている特許請求の範囲
第１項記載の電界効果トランジスタ。(5) The channel layer, carrier supply layer, and cap layer are non-doped GaInAs layer, n-type (AlGa
) As layer and n-type GaAs layer, and the proportion of Al in the n-type (AlGa)As layer is non-doped G.
2. The field effect transistor according to claim 1, wherein the field effect transistor is formed so that the electron affinity increases by decreasing on the side in contact with the aInAs layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16403888A JP2679127B2 (en) | 1988-06-29 | 1988-06-29 | Field effect transistor |
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| Application Number | Priority Date | Filing Date | Title |
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| JP16403888A JP2679127B2 (en) | 1988-06-29 | 1988-06-29 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212839A true JPH0212839A (en) | 1990-01-17 |
| JP2679127B2 JP2679127B2 (en) | 1997-11-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144378A (en) * | 1990-03-06 | 1992-09-01 | Fujitsu Limited | High electron mobility transistor |
| JPH0595006A (en) * | 1991-10-01 | 1993-04-16 | Nec Corp | Heterostructure field-effect transistor and its manufacture |
-
1988
- 1988-06-29 JP JP16403888A patent/JP2679127B2/en not_active Expired - Fee Related
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| US5144378A (en) * | 1990-03-06 | 1992-09-01 | Fujitsu Limited | High electron mobility transistor |
| JPH0595006A (en) * | 1991-10-01 | 1993-04-16 | Nec Corp | Heterostructure field-effect transistor and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679127B2 (en) | 1997-11-19 |
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