JPH0212838A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はショットキーゲート型電界効果トランジスタの
製造方法に関し、特にそのゲート電極の形成方法に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a Schottky gate field effect transistor, and particularly to a method for forming a gate electrode thereof.
従来、ショットキーゲート型電界効果トランジスタのゲ
ート電極は直接半導体基板上でドライエツチングして形
成していた為、半導体基板表面が直接エツチングプラズ
マに曝される。この為、このプラズマダメージがトラン
ジスタ自身又は集積回路の特性を劣化させる原因の一つ
となっていた。リフトオフ法によるゲート形成方法はこ
のようなダメージの心配はないが、ゲート長の制御性の
点から、微細なゲート電極の形成方法として適していな
い。第３図は、このようなエツチングプラズマに曝され
る領域が比較的小さい従来のゲート形成方法を説明する
為の工程順に並べた半導体チップの縦断面図である。Conventionally, the gate electrode of a Schottky gate field effect transistor has been formed by dry etching directly on a semiconductor substrate, so that the surface of the semiconductor substrate is directly exposed to etching plasma. Therefore, this plasma damage has been one of the causes of deteriorating the characteristics of the transistor itself or the integrated circuit. Although gate formation using the lift-off method does not cause such damage, it is not suitable as a method for forming fine gate electrodes from the viewpoint of controllability of gate length. FIG. 3 is a longitudinal sectional view of a semiconductor chip arranged in the order of steps for explaining a conventional gate forming method in which the area exposed to such etching plasma is relatively small.
まずｎ型動作層２．ソース側ｎ＋活性層５ｓ及びドレイ
ン側ｎ＋活性層５ｄを形成したＧａＡｓ基板１の上にＳ
ｉＯ２膜８を被膜する（第３図（ａ））。次に、ドライ
エツチング法によりゲート電極形成部９のＳｉｇｈ膜８
を選択的に除去する（第３図（ｂ））。その後、ゲート
電極金属７でゲート開口部９を埋め込み（第３図（ｃ）
）、不要なゲート電極金属をフォトレジストを用いたド
ライエツチングにより除去することでゲート電極７′を
形成する（第３図（ｄ））。First, the n-type operating layer 2. A S
An iO2 film 8 is applied (FIG. 3(a)). Next, the high film 8 of the gate electrode forming portion 9 is etched by dry etching.
is selectively removed (Fig. 3(b)). After that, the gate opening 9 is filled with the gate electrode metal 7 (Fig. 3(c)).
), a gate electrode 7' is formed by removing unnecessary gate electrode metal by dry etching using a photoresist (FIG. 3(d)).
この方法はＧａＡｓ基板１の表面が直接エツチングプラ
ズマに曝される領域はゲート開口部９のみであるが、こ
の下には動作層２がある為、プラズマダメージはトラン
ジスタのしきい値電圧をばらつかせる原因となる。また
このゲート開口部をウェットエツチングにより形成した
場合、ダメージの心配はなくなるが、サイドエッチの為
、ゲート長がばらつき、トランジスタの特性をばらつか
せる原因となる。In this method, the only area where the surface of the GaAs substrate 1 is directly exposed to the etching plasma is the gate opening 9, but since there is an active layer 2 below this, plasma damage will cause the threshold voltage of the transistor to vary. cause the Furthermore, if this gate opening is formed by wet etching, there is no need to worry about damage, but because of side etching, the gate length will vary, causing variations in the characteristics of the transistor.
上述した従来のショットキーゲート型電界効果トランジ
スタのゲート電極形成方法は、半導体基板表面の一部が
直接エツチングプラズマに曝される為、トランジスタ自
身や集積回路の特性が劣化するという欠点がある。また
、ウェットエツチングにより加工した場合ゲート長の制
御性が悪くなり、トランジスタの特性がばらつくという
欠点がある。The above-described conventional method for forming a gate electrode of a Schottky gate field effect transistor has the disadvantage that a portion of the surface of the semiconductor substrate is directly exposed to etching plasma, resulting in deterioration of the characteristics of the transistor itself and the integrated circuit. Furthermore, when processed by wet etching, the controllability of the gate length becomes poor and the characteristics of the transistor vary.
本発明のショットキーゲート型電界効果トランジスタの
ゲート電極形成方法は、（ａ）イオン注入法等により選
択的に動作層が形成されている半導体基板上に５ｉｆ２
膜等の絶縁膜な被着させる工程と、（ｂ）その絶縁体被
膜を所望のゲート電極形状のフォトレジストパターンを
用いてドライエ。A method for forming a gate electrode of a Schottky gate field effect transistor according to the present invention is as follows: (a) a 5if2
and (b) drying the insulating film using a photoresist pattern having a desired gate electrode shape.
チングすることにより非ゲート電極形成部の絶縁体被膜
を薄く加工する工程と、（ｃ）フォトレジストを全面に
塗布した後エッチバックして非ゲート電極形成部の薄い
絶縁体被膜のみをフォトレジストで覆いゲート電極形成
部の絶縁体被膜の上部を露出させる工程と、（ｄ）非ゲ
ート電極形成部のフォトレジストをマスクとしてゲート
電極形成部の絶縁体被膜をウェットエツチングにより選
択的に除去する工程と、（ｅ）スパッタリングによりゲ
ート電極金属をゲート電極形成部に埋め込んだ後、フォ
トレジストを用いてドライエツチングすることにより非
ゲート電極形成部の不要なゲート電極金属を除去する工
程と、（ｒ） ０２アッシャ−により非ゲート電極形成
部上のフォトレジストを除去した後、その下の薄い絶縁
体被膜をウェットエツチングにより除去する工程とを有
している。(c) Applying photoresist to the entire surface and then etching it back so that only the thin insulator film in the non-gate electrode forming area is coated with photoresist. (d) selectively removing the insulating film in the gate electrode forming area by wet etching using the photoresist in the non-gate electrode forming area as a mask; , (e) burying the gate electrode metal in the gate electrode forming part by sputtering, and then removing unnecessary gate electrode metal in the non-gate electrode forming part by dry etching using a photoresist; and (r) 02 The method includes the step of removing the photoresist on the non-gate electrode formation portion using an asher, and then removing the thin insulating film thereunder by wet etching.
本発明によれば、半導体基板表面が直接エツチングプラ
ズマに曝されることがなく、かつゲート長の制御性も劣
化させないという効果を有する。According to the present invention, the surface of the semiconductor substrate is not directly exposed to etching plasma, and the controllability of the gate length is not deteriorated.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
る為の工程順に示した半導体チップの断面図である。FIGS. 1(a) to 1(f) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a first embodiment of the present invention.
まず、イオン注入法により選択的に動作層２が形成され
ているガリウム砒素基板１上に５ｉＯｚ膜３を被着させ
る（第１図（ａ））。次に、ゲート電極形状パターンの
フォトレジスト層４を用いてドライエツチングすること
により非ゲート電極形成部の５ｉｎ２膜３″を薄く加工
する（第１図（ｂ））。First, a 5iOz film 3 is deposited on a gallium arsenide substrate 1 on which an active layer 2 is selectively formed by ion implantation (FIG. 1(a)). Next, the 5in2 film 3'' in the non-gate electrode formation area is thinned by dry etching using the photoresist layer 4 having the gate electrode shape pattern (FIG. 1(b)).
次に、ゲート電極部のＳｉＯ２膜３′全３′クとしてセ
ルファライン的にソース側ｎ＋活性層５ｓとドレイン側
ｎ＋活性層５ｄをイオン注入で形成し、このままアニー
ルして活性層２，５ｓ、５ｄを活性化させる（第１図（
ｃ））。その後、フォトレジスト６を全面に塗布して平
坦化し、エッチバックしてゲート電極形成部のＳｉ○２
膜３′の上部を露出させる（第１図（ｄ））。更に、非
ゲート形成部のフォトレジスト６をマスクとしてゲート
形成部のＳ ｉ Ｏ２膜３′を選択的に除去した後、ゲ
ート電極金属のＷＳｉをスパッタリングにより全面に堆
積させてゲート電極形成部を埋める（第１図（ｅ））。Next, the source side n+ active layer 5s and the drain side n+ active layer 5d are formed by ion implantation in a self-aligned manner as a whole 3' of the SiO2 film 3' of the gate electrode part, and then annealed as it is to form the active layers 2, 5s, Activate 5d (Figure 1 (
c)). After that, photoresist 6 is applied to the entire surface, planarized, and etched back to form the Si○2 area where the gate electrode will be formed.
The upper part of the membrane 3' is exposed (FIG. 1(d)). Furthermore, after selectively removing the SiO2 film 3' in the gate forming area using the photoresist 6 in the non-gate forming area as a mask, WSi as the gate electrode metal is deposited over the entire surface by sputtering to fill the gate electrode forming area. (Figure 1(e)).
その後、フォトレジストを用いた選択エツチングにより
、不要な非ゲート電極形成部のゲート電極金属を除去し
、その下のフォトレジスト６を０２アッシャ−で更にそ
の下の５ｉｆ２膜をウェットエツチングにより除去して
ゲート電極を完成させる。Thereafter, the unnecessary gate electrode metal in the non-gate electrode formation area was removed by selective etching using a photoresist, and the photoresist 6 underneath was removed using 02 asher, and the 5if2 film underneath was removed by wet etching. Complete the gate electrode.
第２図（ａ）〜（ｄ）は本発明の第２の実施例を説明す
る為の工程順に示した半導体チップの断面図である。FIGS. 2(a) to 2(d) are cross-sectional views of a semiconductor chip shown in order of steps for explaining a second embodiment of the present invention.
非ゲート電極形成部の５ｉ０２３″を薄く加工する工程
までは、第１の実施例の場合と同じである（第２図（ａ
））。第１の実施例ではここでソース側及びドレイン側
のｎ＋活性層を注入して活性化アニールを行なったが、
ここではそれらを行なわないでゲート電極部Ｓ ｉ Ｏ
２膜３′の頭出しく第２図（ｂ）） 、ゲート電極部５
ｉＯ２３’のウェットエッチ、ゲート電極金属の埋め込
み、加工（第２図（ｃ））を行なう。そしてフォトレジ
スト６及び５ｉＯ２３“を除去した後、ゲート電極７′
をマスクにしてソース側ｎ＋活性層５ｓ及びドレイン側
ｎ＋活性層５ｄを形成しここでアニールを行なう。The process up to the process of thinning 5i023'' in the non-gate electrode forming area is the same as in the first embodiment (see Fig. 2(a)
)). In the first embodiment, the n+ active layers on the source side and drain side were implanted and activation annealing was performed.
Here, these steps are not performed and the gate electrode portion S i O
Figure 2 (b)) showing the beginning of the two-layer film 3', the gate electrode section 5
Wet etching of iO23', embedding of gate electrode metal, and processing (FIG. 2(c)) are performed. After removing the photoresist 6 and 5iO23'', the gate electrode 7'
Using the mask as a mask, an n+ active layer 5s on the source side and an n+ active layer 5d on the drain side are formed, and annealing is performed here.
この実施例ではソース及びドレイン領域のｎ＋活性層が
ゲートに対して距離を置いて形成される為、ゲート耐圧
が向上するという利点がある。This embodiment has the advantage that the gate breakdown voltage is improved because the n+ active layers in the source and drain regions are formed at a distance from the gate.
以上説明したように本発明はシミツトキーゲート型電界
効果トランジスタの形成工程において、半導体基板表面
がゲート加工時のエツチングプラズマ雰囲気に直接曝さ
れることがないので、プラズマダメージの影響によるト
ランジスタ又は集積回路の特性劣化を抑制することがで
きる効果がある。As explained above, in the process of forming a Schmitt key gate field effect transistor, the surface of the semiconductor substrate is not directly exposed to the etching plasma atmosphere during gate processing. This has the effect of suppressing deterioration of circuit characteristics.
また、ゲート形成に用いるフォトレジストパターンは微
細ゲート加工精度に劣るゲート開ロバターンではなく、
従来のゲート残しパターンである為、ゲート長の制御性
も劣化しない。In addition, the photoresist pattern used for gate formation is not a gate opening pattern, which has poor precision in fine gate processing.
Since it is a conventional gate leaving pattern, the controllability of the gate length does not deteriorate.
第１図（ａ）〜（ｆ）および第２図（ａ）〜（ｄ）は各
々本発明の第１および第２の実施例を説明するための工
程順に示した半導体チップの縦断面図、第３図（ａ）〜
（ｄ）は従来の半導体装置の製造方法を説明する為の工
程順に示した半導体チップの縦断面図である。
１・・・・・・ガリウム砒素基板、２・・・・・・ｎ型
動作層、３・・・・・・Ｓｉｇｈ膜（３゛・・・・・・
ゲート電極形成部、３″・・・・・・非ゲート電極形成
部）、４・・・・・・フォトレジス） （Ｐ Ｒ）層、
５ｓ・・・・・・ソース側ｎ＋活性層、５ｄ・・・・・
・ドレイン側ｎ＋活性層、６・・・・・・フォトレジス
ト（Ｐ Ｒ）層、７・・・・・・ゲート金属層（７′・
・・・・・ゲート電極）、８・・・・・・Ｓ ｉ Ｏ２
膜、９・・・・・・ゲート開口部。
代理人 弁理士 内 原 晋
茅
！
厘
チレ
回
華
回FIGS. 1(a) to (f) and FIGS. 2(a) to (d) are longitudinal sectional views of a semiconductor chip shown in the order of steps for explaining the first and second embodiments of the present invention, respectively; Figure 3(a)~
(d) is a vertical cross-sectional view of a semiconductor chip shown in order of steps for explaining a conventional method of manufacturing a semiconductor device. 1... Gallium arsenide substrate, 2... N-type operating layer, 3... Sigh film (3゛......
gate electrode forming part, 3''... non-gate electrode forming part), 4... photoresist) (PR) layer,
5s... Source side n+ active layer, 5d...
・Drain side n+ active layer, 6... Photoresist (PR) layer, 7... Gate metal layer (7'...
...gate electrode), 8...S i O2
Membrane, 9...Gate opening. Agent Patent Attorney Shinkyo Uchihara! Rin Chile Kaihua Times
Claims (1)
におけるゲート電極形成工程において、（ａ）イオン注
入法等により選択的に動作層が形成されている半導体基
板上にＳｉＯ＿２膜等の絶縁膜を被着させる工程と、（
ｂ）その絶縁体被膜を所望のゲート電極形状のフォトレ
ジストパターンを用いてドライエッチングすることによ
り非ゲート電極形成部の絶縁体被膜を薄く加工する工程
と、（ｃ）フォトレジストを全面に塗布した後エッチバ
ックして非ゲート電極形成部の薄い絶縁体被膜上のみを
フォトレジストで覆いゲート電極形成部の絶縁体被膜の
上部を露出させる工程と、（ｄ）非ゲート電極形成部の
フォトレジストをマスクとしてゲート電極形成部の絶縁
体被膜をウェットエッチングにより選択的に除去する工
程と、（ｅ）スパッタリングによりゲート電極金属をゲ
ート電極形成部に埋め込んだ後フォトレジストを用いて
ドライエッチングすることにより非ゲート電極形成部の
不要なゲート電極金属を除去する工程と、（ｆ）Ｏ＿２
アッシャーにより非ゲート電極形成部上のフォトレジス
トを除去した後その下の薄い絶縁体被膜をウェットエッ
チングにより除去する工程とを含むことを特徴とする半
導体装置の製造方法。In the gate electrode formation step in the manufacturing process of a Schottky gate field effect transistor, (a) a step of depositing an insulating film such as an SiO_2 film on a semiconductor substrate on which an active layer has been selectively formed by ion implantation, etc. and,(
b) Dry etching the insulator film using a photoresist pattern of the desired gate electrode shape to thin the insulator film in the non-gate electrode formation area; and (c) coating the entire surface with photoresist. and (d) removing the photoresist from the non-gate electrode forming area by etching back and covering only the thin insulating film in the non-gate electrode forming area with photoresist to expose the upper part of the insulating film in the gate electrode forming area. (e) embedding the gate electrode metal in the gate electrode forming area by sputtering and dry etching using a photoresist; a step of removing unnecessary gate electrode metal from the gate electrode forming part; and (f) O_2
1. A method of manufacturing a semiconductor device, comprising the steps of removing photoresist on a non-gate electrode formation portion using an asher, and then removing a thin insulating film thereunder by wet etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16401288A JPH0212838A (en) | 1988-06-29 | 1988-06-29 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16401288A JPH0212838A (en) | 1988-06-29 | 1988-06-29 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212838A true JPH0212838A (en) | 1990-01-17 |
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ID=15785098
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|---|---|---|---|
| JP16401288A Pending JPH0212838A (en) | 1988-06-29 | 1988-06-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212838A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013217565A1 (en) | 2012-11-13 | 2014-05-15 | Mitsubishi Electric Corporation | Method for producing a semiconductor device |
| CN107247376A (en) * | 2017-06-26 | 2017-10-13 | 深圳市华星光电技术有限公司 | The preparation method of TFT substrate and the preparation method of liquid crystal display device |
-
1988
- 1988-06-29 JP JP16401288A patent/JPH0212838A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013217565A1 (en) | 2012-11-13 | 2014-05-15 | Mitsubishi Electric Corporation | Method for producing a semiconductor device |
| US8912099B2 (en) | 2012-11-13 | 2014-12-16 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| DE102013217565B4 (en) | 2012-11-13 | 2019-06-19 | Mitsubishi Electric Corporation | Method for producing a semiconductor device |
| CN107247376A (en) * | 2017-06-26 | 2017-10-13 | 深圳市华星光电技术有限公司 | The preparation method of TFT substrate and the preparation method of liquid crystal display device |
| CN107247376B (en) * | 2017-06-26 | 2019-12-24 | 深圳市华星光电半导体显示技术有限公司 | Manufacturing method of TFT substrate and manufacturing method of liquid crystal display device |
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