JPH02121525A - Ｃアレー型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は１Ａ／Ｄコンバータに関し、更に詳述するなら
ば、スイッチドキャパシタ型のＡ／Ｄコ従来の技術 従来、ｎビットＣアレー型Ａ／Ｄコンバータでは、第７
図に示すように、ｎビット分のコンデンサアレー（Ｃア
レー）を使用している。第７図において、コンデンサア
レーが、一端が共通接続されたコンデンサＣ１〜Ｃｎ、
ｌ　で構成されている。

コンデンサＣ１〜Ｃｎ＋１の共通接続電圧は、コンパレ
ータ２の一方の人力に接続されており、そのコンパレー
タ２の他方の人力は、基準電圧電圧５に接続されている
。そして、コンパレータ２の出力は、コンパレータ出力
電圧７に接続されている。

更に、スイッチＳＷ、〜ＳＷ、、。２が設けられており
、その内のスイッチＳＷｌは、その固定電圧が、コンパ
レータ２の一方の人力に接続されており、一方の被選択
電圧が、基準電圧電圧５に接続されている。スイッチＳ
Ｗ２〜ＳＷ、、は、固定電圧が、対応するコンデンサＣ
２〜Ｃｎ、ｌの他方の電圧に接続され、一方の被選択電
圧が、基準電圧電圧５に接続されている。更に、スイッ
チＳＷ２〜ＳＷｌ、の他方の被選択電圧は、アナロググ
ランド電圧６に接続されている。

スイッチＳＷ、、、＋の他方の被選択電圧は、スイッチ
ＳＷｏや、の固定電圧に接続され、そのスイッチＳＷイ
。２の一方の被選択電圧は、アナログ入力電圧４に接続
されており、他方の被選択電圧は、アナロググランド電
圧６に接続されている。

上記したＡ／Ｄコンバータの入出力の変換特性は、第８
図において参照番号１２で示す通りであり、変換の安定
点１３の電圧を安定して変換することができる。

発明が解決しようとする課題 上述した従来のｎピットＣアレー型Ａ／Ｄコンバータは
、アナログ入力電圧の変換の安定点が以下の（１）式に
示すように、！、４ＬＳＢオフセットしている。一方、
計測用のＡ／Ｄコンバータとしては、信号処理用のもの
と異なり以下の（２）式に示すように、アナロググラン
ドや基準電圧が安定点に乗る変換特性をもつものが要求
されることが多い。

（安定点の電圧） （ただし、ｋ＝ｏ、１，２．・・・・２”−１）・・・
（１）式 （ただし、ｋ＝ｏ、１，２．・・・・２”−１）・・・
（２）式 そのため、従来型のＣアレー型Ａ／Ｄコンバータで計測
用を実現するためには、Ａ／Ｄコンノ＼−タの系すべて
に′ＡＬＳＢ相当のオフセットをかける必要があり、ま
たこのような微小電圧を安定して供給するのは非常に難
しいために、実現しにくいという欠点があった。

そこで、本発明は、上記した問題を解決したＣアレー型
Ａ／Ｄコンバータを提供せんとするものである。

課題を解決するための手段 本発明のＣアレーＡ／Ｄコンバータは、ｎビットの変換
のために、ｎ＋ｌビットのコンデンサアレーを設け、該
コンデンサアレーの内の最小容量コンデンサの１つを、
該最小容量コンデンサ以外のコンデンサの充放電の切換
と逆相の関係で充放電するように接続している。

作用 従来のＣアレー型Ａ／Ｄコンバータでは、Ａ／Ｄコンバ
ータ系全体に誤差やドリフトの発生が予想される微小な
オフセット電圧をかけて、アナログ入力電圧の変換の安
定点をシフトさせていた。

しかし、本発明では、Ｃアレーをｎ＋ｌビット分使分掌
用ことにより、誤差の発生を押さえつつ、アナログ入力
電圧の安定変換点をシフトさせて、入出力変換特性をオ
フセットしている。

実施例 次に、本発明の実施例を添付図面を参照して説明する。

第１図は本発明の一実施例の３ビツトのＣアレー　型Ａ
　／　Ｄコンバータのアナログ部の回路図である。なお
、第７図に示す従来のＣアレー型Ａ／Ｄコンバータの構
成要素に対応する要素には同一の参照番号を付しである
。

第１図において、コンデンサアレーは、−ｉが共通接続
されたコンデンサ０１〜Ｃ３で構成されており、コンデ
ンサＣ５〜Ｃ５の共通接続電圧３は、コンパレータ２の
反転入力に接続されており、そのコンパレータ２の非反
転入力は、基準電圧電圧５に接続されている。そして、
コンパレータ２の出力は、コンパレータ出力電圧７に接
続されている。

更に、コンデンサＣ，−Ｃ５の共通接続電圧３には、ス
イッチＳＷ、の固定電圧が接続されており、そのスイッ
チＳＷ、の一方の被選択電圧が、基準電圧電圧５に接続
されている。コンデンサ０２〜Ｃ５の他方の電圧には、
それぞれスイッチＳ’ＶＶ２〜ＳＷ。

の固定電圧が接続され、それらスイッチＳＷ２〜ＳＷｓ
の一方の被選択電圧が、基＄電圧電圧５に接続されてい
る。更に、スイッチＳＷ２〜ＳＷ、の他方の被選択電圧
は、アナロググランド電圧６に接続されている。スイッ
チＳＷ５の他方の被選択電圧は、スイッチＳＷ６の固定
電圧に接続され、そのスイッチＳＷ６の一方の被選択電
圧は、アナログ入力電圧４に接続されており、他方の被
選択電圧は、アナロググランド電圧６に接続されている
。

第１図かられかるように、スイッチＳＷ２　とＳＷ３〜
ＳＷ、とは、スイッチＳＷ２が基準電圧電圧５を選択し
ているときには、スイッチＳＷ３〜ＳＷ４がアナロググ
ランド電圧６を選択し、スイッチＳＷ２がアナロググラ
ンド電圧６を選択しているときには、スイッチＳＷ３〜
ＳＷ４が基準電圧電圧５を選択するように逆の接続関係
にある。

上記したＣアレー型Ａ／Ｄコンバータにおいて、コンデ
ンサとスイッチとがＤ／Ａ変換部１を構成しており、Ａ
／Ｄ変換は、スイッチＳＷ１〜ＳＷ６をデジタルロジッ
ク部で操作することで行なう。

第１図においてサンプリングしたアナログ人力電圧４の
電圧をＤ／Ａ変換部１によって走査し、コンパレータ２
の反転入力と非反転入力の電圧を逐次比較してＡ／Ｄ変
換を行なう。スイッチＳＷ＋、Ｓ　Ｗ　３〜Ｓ　Ｗ　ｓ
とキャパシタｃ１、ｃ３〜ｃ、が従来のＣアレーで、ス
イッチＳＷ２とキャパシタｃ２が本発明により付加した
Ｃアレーである。

Ａ／Ｄ変換はサンプリングと逐次比較の２つのシーケン
スで実施される。第１図の各スイッチの位置はサンプリ
ング時の位置である。これらのスイッチＳＷ、から３ｗ
６に対して関数ＳＷ　（ｎ）を、スイッチが左側に接続
されている状態をＳ’ｖＶ（ｎ）＝０、右側に接続され
ている状態を５Ｗ（ｎ）−１と定義すると、サンプリン
グ時のスイッチの位置よ、ＳＷ　（ｎ）＝０　　（ｎ＝
１〜６）とあらゎすことが出来る。以下に、Ａ／Ｄ変換
の過程を順に説明する。

サンプリング時 各スイッチの位置は、ＳＷ　（ｎ）＝０　　（ｎ＝１〜
６）である。コンパレータ２の反転入力の電圧は、基準
電圧５　　（ＶＲＦ）と同電位で、非反転入力の電圧も
基準電圧５と同電位である。

逐次比較時 逐次比較を実行する前に、アナログ入力電圧４の電圧を
電荷としてサンプリングしたキャパシタＣ５の電荷の再
分配と、本発明によるスイッチＳＷ２の切り換えを行な
う。

この時、各スイッチの位置は、５Ｗ（ｎ）＝Ｑ（ｎ＝３
．４．５）　、５ｌｖＶ　（ｎ）　−１（ｎ＝１゜２．
６）となる。

コンパレータの反転入力（ＶＩＮ−）１８の電圧は、 Ｃ３ （Ｖ　Ｉ　Ｎ−）　−・（−Ａ　Ｉ　Ｎ）（電圧は全て
アナロググランド６を基準とする）ここでキャパシタの
容量比は、次式の通りである。

８　・Ｃ，＝８　・Ｃ２＝４　・Ｃ３＝２　・Ｃ。

よって、 次にＭＳＢより３ビット分逐次比較を行なう。

この逐次比較のアルゴリズムを以下に示す。

コンデンサＣ，，（ｎ＝３〜５）について、対応するス
イッチＳＷ　（ｎ）を、ｎ　＝　５　　（Ｍ　Ｓ　Ｂ　
ニ対応）から降べきの順に、ｎ＝３　　（ＬＳＢに対応
）まで、ＳＷ　（ｎ）＝０がらＳＷ　（ｎ）＝　１に１
１Ｍ次切り換える。そして、それぞれの場合に（Ｖ　Ｉ
　Ｎ−）　≦（Ｖ　Ｉ　Ｎ＋）ならば５Ｗ（ｎ）＝１を
保持して次の比較を行なう。

（Ｖ　Ｉ　Ｎ−）　＞　（Ｖ　Ｉ　Ｎ＋）ならばＳＷ　
（ｎ）　＝０にもどして次の比較を行なう。

以上の比較作業をコンデンサＣ６から順にコンデンサＣ
３まで繰り返す。ここで、５Ｗ（ｎ）を１とした後の反
転入力（ＶＩＮ）と非反転入ヵ（ＶＩＮ＋）の電圧は次
式であられすことが出来る。

（Ｖ　Ｉ　Ｎ＋）　　＝Ｖ　Ｒ，Ｆ また、変換後のデジタルデータは、スイッチＳＷ３〜Ｓ
Ｗ、の状態として得られ、その値は、以上が変換のアル
ゴリズムである。

ここで、本発明により追加したキャパシタＣ２とスイッ
チＳＷ２により（３）式の中の項一　　　ＶＲＦの電圧
が反転入力１８に加えられて比較されるが、この値はＬ
ＳＢに相当するキャパシタＣ３とスイッチＳＷ３により
操作される電圧の これは、アナログ入力に−’Ａ　Ｌ　Ｓ　Ｂ分のオフセ
ットを加えたことに相当する。

その結果、本発明によるＡ／Ｄコンバークの変換特性は
キャパシタＣ２とスイッチＳＷ２の効果により、従来の
Ａ／Ｄコンバータの変換特性が第２図の変換特性８であ
るのに対し、第３図の変換特性９に示す特性をとること
になる。

実施例２ 第４図は本発明の実施例２の８ビツトのＣアレー型Ａ／
Ｄコンバータのアナログ部の回路図である。基本的な動
作は全て実施例１の３ビツトのＣアレー型Ａ／Ｄコンバ
ータと同じである。また、キャパシタＣ２とスイッチＳ
Ｗ２が本発明により付加したものである。なお、第１図
に示すＣアレー型Ａ／Ｄコンバータの構成要素に対応す
る要素には同一の参照番号を付してあり、また、コンデ
ンサＣとスイッチＳＷの添字は、処理可能なビット数に
合わせてずらしである。従って、構成の説明は省略する
。

まず、Ａ／Ｄ変換の過程から説明する。

サンプリング時 各スイッチの位置は、ＳＷ　（ｎ）＝Ｏ（ｎ＝　１〜１
１）である。コンパレータ２の反転入力（ＶＩＮ−）の
電圧は、基準電圧５　（ＶＲＦ）と同電位で、非反転入
力（ＶＩＮ＋）の電圧も基準電圧５と同電位である。

逐次比較時 比較前の各スイッチの位置は、ＳＷ　（ｎ）＝Ｑ（ｎ＝
２〜１０）　ＳＷ　（ｎ）　＝１　（ｎ＝１．１１）で
ある。コンパレータ２の反転入力（ＶＩＮ）１ｇの電圧
は、 （電圧はすべてアナロググランド６を基準とする）ここ
でコンデンサの容量比は、次式の通りである。

２５６・Ｃ、＝２５６・Ｃ２＝　１２８・Ｃ３＝６４・
Ｃ４＝３２・Ｃ３＝１６・ＣＢ＝８　・ｃｉ＝４−ｃａ
ｔ　２−Ｃ９＝Ｃ，０よって、 次に、ＭＳＢより８ビツト分逐次比較を行なう。

アルゴリズムは実施例１と同じである。ＳＷ　（ｎ）を
１とした後のコンパレータ２の反転入力（ＶＩＮ−）と
非反転入力（ＶＩＮ＋）の電圧は次式であられすことが
できる。

（Ｖ　ＩＮ＋）＝ＶＲＦ また、変換したデジタルデータは、スイッチＳＷ１〜Ｓ
Ｗ＋＋の状態として得られる。その値は、＋ｆｆ１ＳＷ
　（ｎ）Ｘ２”−’ となる。

ここで、本発明により追加したコンデンサｃ２と電圧が
、コンパレータ２の反転入力に加えられて比較されるが
、この値はＬＳＢに相当するコンデンサＣ３とスイッチ
ＳＷ３により操作される電圧これは、アナログ人力に−
ＮＡＬＳＢ分のフォセットを加えたことに相当する。そ
の結果、本発明によるＡ／Ｄコンバータの変換特性はキ
ャパシタＣ２とスイッチＳＷ２の効果により、従来のＡ
／Ｄコンバータの変換特性が第５図の変換特性１０であ
るのに対し、第６図の変換特性１１に示す特性をとるこ
とになる。

発明の詳細 な説明したように本発明は、ｎビットのＡ／Ｄ変換にｎ
＋ｌビットのＣアレーを使用することにより、Ａ／Ｄコ
ンバータの電源電圧や基準電圧源に手を加えることなく
、アナログ入力電圧の安定変換点をンフトさせることが
できる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例である３ビツトＣアレ
ー型Ａ／Ｄコンバータのアナログ部回路図、 第２図は、従来の３ビツトＣアレー型Ａ／Ｄコンバータ
の変換特性を示す図、 第３図は、本発明の３ビツトＣアレー型Ａ／Ｄコンバー
タの変換特性を示す図、 第４図は、本発明の第２の実施例である８ビツトＣアレ
ー型Ａ／Ｄコンバータのアナログ部回路図、 第５図は、従来の８ビツトＣアレー型Ａ／Ｄコンバータ
の変換特性を示す図、 第６図は、本発明の８ビツトＣアレー型Ａ／Ｄコンバー
タの変換特性を示す図、 第７図は、従来のｎピットＣアレー型Ａ／Ｄコンバータ
アナログ部回路図、 第８図は、従来のｎピッ）Ｃアレー型Ａ／Ｄコンバータ
の変換特性を示す図である。 （主な参照番号） ■・・Ｄ／Ａ変換部、 ３・・Ｄ／Ａ変換部出力、 ４・・コンパレータ出力、 ５・・基＄電圧（ＶＲＦ） ６・・アナロググランド（ＡＧＮＤ） ・コンパレータ、

Claims (1)

【特許請求の範囲】
1. 　アナログ電圧をデジタルデータに変換するｎビットＣ
   アレー型電荷再配分型のＡ／Ｄコンバータにおいて、ｎ
   ＋１ビットのコンデンサアレーを設け、該コンデンサア
   レーの内の最小容量コンデンサの１つを、該最小容量コ
   ンデンサ以外のコンデンサの充放電の切換と逆相の関係
   で充放電するように接続して、アナログ入力電圧の安定
   変換点をシフトさせて、入出力変換特性をオフセットし
   ていることを特徴とするＣアレー型Ａ／Ｄコンバータ。