JPH02121513A - デジタルフィルタバンク - Google Patents
デジタルフィルタバンクInfo
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- JPH02121513A JPH02121513A JP27487488A JP27487488A JPH02121513A JP H02121513 A JPH02121513 A JP H02121513A JP 27487488 A JP27487488 A JP 27487488A JP 27487488 A JP27487488 A JP 27487488A JP H02121513 A JPH02121513 A JP H02121513A
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- coefficient
- output
- digital filter
- filter bank
- clock
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- 230000001186 cumulative effect Effects 0.000 abstract description 6
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Landscapes
- Complex Calculations (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
デジタル信号処理応用として、特に通信の分野において
は、ＦＤＭ信号の合成や分解、周波数スペクトルの分析
などのために、複素化デジタルフィルタやデジタルフィ
ルタバンクがしばしば必要とされる。本発明は、このよ
うなデジタル信号処理におけるデジタルフィルタバンク
に関するものである。
は、ＦＤＭ信号の合成や分解、周波数スペクトルの分析
などのために、複素化デジタルフィルタやデジタルフィ
ルタバンクがしばしば必要とされる。本発明は、このよ
うなデジタル信号処理におけるデジタルフィルタバンク
に関するものである。
従来の技術
第５図は従来のデジタルフィルタバンクの構成図を示す
ものであり、３３−１〜３３−Ｎは並列に並べられたデ
ジタルフィルタである。３２はデマルチプレクサで、入
力部３１からの入力データを順次デジタルフィルタに供
給する。
ものであり、３３−１〜３３−Ｎは並列に並べられたデ
ジタルフィルタである。３２はデマルチプレクサで、入
力部３１からの入力データを順次デジタルフィルタに供
給する。
以上のように構成された従来のデジタルフィルタバンク
においては、入力部３１からの入力データ３４（Ｘｓ、
ＸＩＮ Ｘ２、Ｘ３、・・・）を順次デジタルフィル
タ３３−１〜３３−Ｎに供給する。
においては、入力部３１からの入力データ３４（Ｘｓ、
ＸＩＮ Ｘ２、Ｘ３、・・・）を順次デジタルフィル
タ３３−１〜３３−Ｎに供給する。
各デジタルフィルタにＮヶ毎のデータ３５−１（Ｘｌ、
Ｘｏｌ・・・）、３５−２（Ｘ１１ＸＮ４１、・・）、
３５−３（Ｘ２、ＸＮ４２、・・・）、３５Ｎ（ＸＮ−
１、Ｘ ２Ｎ−１、・・・）を供給し、Ｎ個のデジタル
フィルタにて並列にフィルタリング処理していた。
Ｘｏｌ・・・）、３５−２（Ｘ１１ＸＮ４１、・・）、
３５−３（Ｘ２、ＸＮ４２、・・・）、３５Ｎ（ＸＮ−
１、Ｘ ２Ｎ−１、・・・）を供給し、Ｎ個のデジタル
フィルタにて並列にフィルタリング処理していた。
発明が解決しようとする課題
しかしながら上記のような構成では、例えば各デジタル
フィルタのタップ数をＭタップとすれば、乗算器がＭＸ
Ｎ個必要となり、フィルタバンクの段数が増加すると共
に、乗算器の個数を増やし、そのために全体のハードウ
ェア量が大きくなり、ＬＳＩ化には不向きであるという
課題を有していた。
フィルタのタップ数をＭタップとすれば、乗算器がＭＸ
Ｎ個必要となり、フィルタバンクの段数が増加すると共
に、乗算器の個数を増やし、そのために全体のハードウ
ェア量が大きくなり、ＬＳＩ化には不向きであるという
課題を有していた。
本発明はかかる点に鑑みてなされたもので、デジタルフ
ィルタバンクを構成する際に、デジタルフィルタを並列
に並べる代わりに、乗算器に時分割処理をさせることで
、乗算器の個数を節約でき、全体のハードウェア量を低
減し、ＬＳＩ化を容易にするデジタルフィルタバンクを
提供することを目的とする。
ィルタバンクを構成する際に、デジタルフィルタを並列
に並べる代わりに、乗算器に時分割処理をさせることで
、乗算器の個数を節約でき、全体のハードウェア量を低
減し、ＬＳＩ化を容易にするデジタルフィルタバンクを
提供することを目的とする。
課題を解決するための手段
本発明は、乗算器の入力部にＮ段の係数バッファと、各
タップの間にＮ個の遅延回路とを備え、データ入力のタ
イミング毎に、乗算される係数バッファを切り替えるこ
とにより、乗算器をＭ個で構成したデジタルフィルタバ
ンクである。
タップの間にＮ個の遅延回路とを備え、データ入力のタ
イミング毎に、乗算される係数バッファを切り替えるこ
とにより、乗算器をＭ個で構成したデジタルフィルタバ
ンクである。
作用
本発明は前記した構成により、信号の入力のタイミング
毎に、乗算される係数バッファが切り替えられ、Ｎ段の
遅延の後、次タップの加算器に加えられる。このように
してＭタップで順次累積加算が行われ、デジタルフィル
タバンクの出力には、Ｎ種の累積加算の結果が、順次時
分割出力される。
毎に、乗算される係数バッファが切り替えられ、Ｎ段の
遅延の後、次タップの加算器に加えられる。このように
してＭタップで順次累積加算が行われ、デジタルフィル
タバンクの出力には、Ｎ種の累積加算の結果が、順次時
分割出力される。
実施例
第１図は、本発明の第一の実施例における２段４タツプ
のデジタルフィルタバンクの構成図を示すものであって
、実信号を複素信号に変換する複素化フィルタなどに利
用できるものである。第１図において、１０２．１０３
．１０４．１０５は２段構成の係数バッフハ １０６．
１０７．１０８．１０９は乗算器、１１０，１１１．１
１３．１１４．１１ｆ３．１１７は遅延回路、１１２．
１１５．１１８は加算器、１２０は１人力毎に乗算され
る係数バッフ１をＡＢ交互に切り替える係数バッファ制
御回路である。
のデジタルフィルタバンクの構成図を示すものであって
、実信号を複素信号に変換する複素化フィルタなどに利
用できるものである。第１図において、１０２．１０３
．１０４．１０５は２段構成の係数バッフハ １０６．
１０７．１０８．１０９は乗算器、１１０，１１１．１
１３．１１４．１１ｆ３．１１７は遅延回路、１１２．
１１５．１１８は加算器、１２０は１人力毎に乗算され
る係数バッフ１をＡＢ交互に切り替える係数バッファ制
御回路である。
以下、本実施例の動作を第２図を参照して説明する。第
２図には、第１図中（１）（２）−・・（７）の各測定
点における入力クロック毎の値を示した。特に、測定点
（７）は、出力である。入力を１２１ （Ｘｅ、Ｘ１１
Ｘ２、Ｘｓ、・・・）とする。第１クロツクでは、制御
回路１２０により各係数バッファは、Ａ側がセレクトさ
れ、各乗算器にて当該係数値とＸＱが乗算され、測定点
（１）（３）（５）（７）には、それぞれＡ３Ｘａ１
Ａ２Ｘａ、ＡＩＸａ％ Ａ ＯＸ ＠が出力される。ま
た測定点（２）（４）（８）には、それぞれ前段の初期
値０が出力される。第２クロツクでは、各係数バッファ
は、Ｂ側がセレクトされ、各乗算器にて当該係数値とＸ
Ｉが乗算され、測定点（１）（３）（５）（７）には、
それぞれＢ５Ｘ８、Ｂ２Ｘ１、ＢＩＸＩ、ＢＯＸ＋が出
力される。また測定点（２） （４）（６）には、前
段の値Ａ３Ｘ５、Ａ２Ｘａ１ ＡｌＸｅ１がそれぞれ出
力される。第３クロツクでは、各係数バッファは、Ａ側
がセレクトされる。各乗算器にて当該係数値とＸ２が乗
算され、測定点（１）にはＡ ３ Ｘ ２が、 （３）
（５）（７）には、前段の値も加算され、それぞれＡ
２ Ｘ２＋ Ａ ３ Ｘｌ、Ａ ＩＸ２＋ Ａ ２ Ｘ
ＩＮ Ａ ＯＸ２＋ Ａ Ｉ Ｘｓが出力される。
２図には、第１図中（１）（２）−・・（７）の各測定
点における入力クロック毎の値を示した。特に、測定点
（７）は、出力である。入力を１２１ （Ｘｅ、Ｘ１１
Ｘ２、Ｘｓ、・・・）とする。第１クロツクでは、制御
回路１２０により各係数バッファは、Ａ側がセレクトさ
れ、各乗算器にて当該係数値とＸＱが乗算され、測定点
（１）（３）（５）（７）には、それぞれＡ３Ｘａ１
Ａ２Ｘａ、ＡＩＸａ％ Ａ ＯＸ ＠が出力される。ま
た測定点（２）（４）（８）には、それぞれ前段の初期
値０が出力される。第２クロツクでは、各係数バッファ
は、Ｂ側がセレクトされ、各乗算器にて当該係数値とＸ
Ｉが乗算され、測定点（１）（３）（５）（７）には、
それぞれＢ５Ｘ８、Ｂ２Ｘ１、ＢＩＸＩ、ＢＯＸ＋が出
力される。また測定点（２） （４）（６）には、前
段の値Ａ３Ｘ５、Ａ２Ｘａ１ ＡｌＸｅ１がそれぞれ出
力される。第３クロツクでは、各係数バッファは、Ａ側
がセレクトされる。各乗算器にて当該係数値とＸ２が乗
算され、測定点（１）にはＡ ３ Ｘ ２が、 （３）
（５）（７）には、前段の値も加算され、それぞれＡ
２ Ｘ２＋ Ａ ３ Ｘｌ、Ａ ＩＸ２＋ Ａ ２ Ｘ
ＩＮ Ａ ＯＸ２＋ Ａ Ｉ Ｘｓが出力される。
また測定点（２）（４）（８）には、前段の値Ｂ５Ｘ３
、Ｂ２Ｘ１１ ＢＩＸＩがそれぞれ出力される。
、Ｂ２Ｘ１１ ＢＩＸＩがそれぞれ出力される。
第４クロツクでは、各係数バッファは、Ｂ側がセレクト
される。各乗算器にて当該係数値とＸｓが乗算され、測
定点（１）にはＢ３Ｘａが、 （３） （５）（７）
には、前段の値も加算され、それぞれＢ２Ｘ３＋ Ｂ
３ Ｘ１１Ｂ Ｉ Ｘａ＋ Ｂ ２ ＸＩ、ＢＯＸ３＋
ＢＩＸ１が出力される。また測定点（２）（４）（６）
には、前段の値Ａ３Ｘ２、Ａ ２ Ｘ２＋ Ａ ３ Ｘ
ｌｌ、ＡＩＸ ２ ＋ Ａ ２ Ｘ ａがそれぞれ出力
される。以下同様にして、入力毎に累積加算が行われ、
第７クロツクの出力はＡＯＸｓ＋ＡｌＸ４＋Ａ２Ｘ２＋
Ａ３Ｘ９、第８クロツクの出力はＢ ＯＸＴ＋ Ｂ Ｉ
Ｘｓ＋ Ｂ ２ Ｘｓ ＋ Ｂ ３ ＸＩ、第９クロ
ツクの出力はＡＯＸｓ＋ＡＩＸａ＋ Ａ ２ Ｘ２＋
Ａ ３ Ｘ２、第１Ｏクロツクの出力はＢＯＸ９＋ Ｂ
Ｉ Ｘ？＋ Ｂ ２ ＸＳ＋ Ｂ ３ Ｘｓとなる。
される。各乗算器にて当該係数値とＸｓが乗算され、測
定点（１）にはＢ３Ｘａが、 （３） （５）（７）
には、前段の値も加算され、それぞれＢ２Ｘ３＋ Ｂ
３ Ｘ１１Ｂ Ｉ Ｘａ＋ Ｂ ２ ＸＩ、ＢＯＸ３＋
ＢＩＸ１が出力される。また測定点（２）（４）（６）
には、前段の値Ａ３Ｘ２、Ａ ２ Ｘ２＋ Ａ ３ Ｘ
ｌｌ、ＡＩＸ ２ ＋ Ａ ２ Ｘ ａがそれぞれ出力
される。以下同様にして、入力毎に累積加算が行われ、
第７クロツクの出力はＡＯＸｓ＋ＡｌＸ４＋Ａ２Ｘ２＋
Ａ３Ｘ９、第８クロツクの出力はＢ ＯＸＴ＋ Ｂ Ｉ
Ｘｓ＋ Ｂ ２ Ｘｓ ＋ Ｂ ３ ＸＩ、第９クロ
ツクの出力はＡＯＸｓ＋ＡＩＸａ＋ Ａ ２ Ｘ２＋
Ａ ３ Ｘ２、第１Ｏクロツクの出力はＢＯＸ９＋ Ｂ
Ｉ Ｘ？＋ Ｂ ２ ＸＳ＋ Ｂ ３ Ｘｓとなる。
上記のようにして、第７クロツク以降の出力には、奇数
クロック目には、偶数次クロックの入力列がＡ側の係数
によってフィルタリング処理されたデータが、奇偶数ク
ロック目には、奇数次クロックの入力列がＢ側の係数に
よってフィルタリング処理されたデータが出力されるこ
とになる。
クロック目には、偶数次クロックの入力列がＡ側の係数
によってフィルタリング処理されたデータが、奇偶数ク
ロック目には、奇数次クロックの入力列がＢ側の係数に
よってフィルタリング処理されたデータが出力されるこ
とになる。
また、実信号の複素化フィルタを実現するため、ある実
信号処理のフィルタの特性をＨ（Ｚ）とし、これを次の
ように表現する。
信号処理のフィルタの特性をＨ（Ｚ）とし、これを次の
ように表現する。
Ｈ（Ｚ）＝Ｈ，（ｚ２）＋ｚ−１８，（ｚ２）（Ｈ，（
ｚ２）ハ偶数次係数、Ｈ，（２２）は奇数次係数）複素
処理化するために、Ｈ（Ｚ）を周波数軸上で−ｊシフト
すると、 Ｈ（−ＪＺ）＝ Ｈ，（（−ＪＺ２））＋ ｚ−’Ｈ，
（（−ｊｚ２））Ｚ２＝Ｚとして、 Ｈ，ＯＺ”−Ｈ，ｌＺ−’＋Ｈ，２Ｚ−２−Ｈ，３Ｚ−
”＋・−・＋ｊｚ−＋（ＨｏｏＺ９−ＨｏｔＺ−＋＋Ｈ
ｏ２Ｚ−２−Ｈｏ３Ｚ−３＋・ ）となる。従って、こ
れを実施例に適用するために、Ｈ（２）の偶数次の係数
列を１ケ毎に符号変換しＡ側に、同じく奇数次の係数を
１ケ毎に符号変換しＢ側にセットしておけば、本実施例
は、実信号の複素化フィルタとして動作する。
ｚ２）ハ偶数次係数、Ｈ，（２２）は奇数次係数）複素
処理化するために、Ｈ（Ｚ）を周波数軸上で−ｊシフト
すると、 Ｈ（−ＪＺ）＝ Ｈ，（（−ＪＺ２））＋ ｚ−’Ｈ，
（（−ｊｚ２））Ｚ２＝Ｚとして、 Ｈ，ＯＺ”−Ｈ，ｌＺ−’＋Ｈ，２Ｚ−２−Ｈ，３Ｚ−
”＋・−・＋ｊｚ−＋（ＨｏｏＺ９−ＨｏｔＺ−＋＋Ｈ
ｏ２Ｚ−２−Ｈｏ３Ｚ−３＋・ ）となる。従って、こ
れを実施例に適用するために、Ｈ（２）の偶数次の係数
列を１ケ毎に符号変換しＡ側に、同じく奇数次の係数を
１ケ毎に符号変換しＢ側にセットしておけば、本実施例
は、実信号の複素化フィルタとして動作する。
以上のように本実施例によれば、乗算器の入力部に２段
の係数バッファと各夕、ツブの間に２個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを切り替えることにより、乗算器は４個のみで、
２段４タツプのデジタルフィルタバンクを構成すること
ができる。
の係数バッファと各夕、ツブの間に２個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを切り替えることにより、乗算器は４個のみで、
２段４タツプのデジタルフィルタバンクを構成すること
ができる。
第３図は、本発明の第二の実施例における４段４タツプ
のデジタルフィルタバンクの構成図を示すものであって
、４チャンネルＦＤＭ−ＴＤＭ変換器のフィルタバンク
などに利用できるものである。第３図において、２０２
．２０３．２０４．２０５は４段構成の係数バッフハ
２０６．２０７．２０８．２０９は乗算器、２１０．２
１１．２１２．２１３．２１５．２１６．２１７．２１
８．２２０．２２１．２２２．２２３は遅延回路、２１
４．２１９．２２４は加算器、２２６は１人力毎に乗算
される係数バッファをＡ−Ｂ−Ｃ−Ｄ−Ａ−・・・と順
次切り替える係数バッファ制御回路である。
のデジタルフィルタバンクの構成図を示すものであって
、４チャンネルＦＤＭ−ＴＤＭ変換器のフィルタバンク
などに利用できるものである。第３図において、２０２
．２０３．２０４．２０５は４段構成の係数バッフハ
２０６．２０７．２０８．２０９は乗算器、２１０．２
１１．２１２．２１３．２１５．２１６．２１７．２１
８．２２０．２２１．２２２．２２３は遅延回路、２１
４．２１９．２２４は加算器、２２６は１人力毎に乗算
される係数バッファをＡ−Ｂ−Ｃ−Ｄ−Ａ−・・・と順
次切り替える係数バッファ制御回路である。
以下、本実施例の動作を第４図を参照して説明する。第
４図は、第３図中（１）（２）・曇・（＋３）の各測定
点における入力クロック毎の値を示す。特に、測定点（
１３）は、出力である。入力を２０１（Ｌ、Ｘ１１Ｘ２
、Ｘ３、 ・・・）とする。
４図は、第３図中（１）（２）・曇・（＋３）の各測定
点における入力クロック毎の値を示す。特に、測定点（
１３）は、出力である。入力を２０１（Ｌ、Ｘ１１Ｘ２
、Ｘ３、 ・・・）とする。
第１クロツクでは、制御回路２２６により各係数バッフ
ァは、Ａバッファがセレクトされ、各乗算器にて当該係
数値とＸｌｌが乗算され、測定点（１）（５） （９
） （＋３）には、それぞれＡ３Ｘ９、Ａ２Ｘｅ、
Ａ Ｉ Ｘａ、Ａ ＯＸ ｅが出力される。また測定
点ＩＩ） （＋２）には、それぞれ前段の初期値０が
出力される。第２クロツクでは、各係数バッファは、Ｂ
バッファがセレクトされ、各乗算器にて当該係数値とＸ
、が乗算され、１ｌＱｌ定点（１）（５）（９）（１３
）には、それぞれＢ３ＸＩ、Ｂ２ＸＩ、ＢＩＸ７．１３
０Ｘ＋が出力される。また測定点（２） （６）（１
０）には、前段の値Ａ ３ Ｘａ、Ａ２Ｘｌ１１ ＡＩ
Ｘａおよび測定点（３）（４）（７）（８）（ＩＩ）（
＋２）にはＯが、それゼれ出力される。第３クロツクで
は、各係数バッファは、Ｃバッファがセレクトされ、各
乗算器にて当該係数値とＸ２が乗算され、測定点（１）
（５）（９）（＋３）には、それぞれＣ３Ｘ２、Ｃ２Ｘ
２、ＣｌＸ２、Ｃ０Ｘ２が出力される。また測定点（２
）（６）（１０）（３）（７）（目）には、前段の値Ｂ
３ Ｘ＋、Ｂ２ＸＩ、ＢＩＸｌ、Ａ ３ Ｘ１１１Ａ
２ Ｘｓ、Ａ Ｉ Ｘ ｇおよび測定点（４）（８）
（＋２）にはＯが、それぞれ出力される。第４クロ
ツクでは、各係数バッファは、Ｄバッファがセレクトさ
れ、各乗算器にて当該係数値とＸ３が乗算され、測定点
（１）（５）（９）（＋３）には、それぞれＤ３Ｘａ、
Ｂ２Ｘ３、Ｄ Ｉ Ｘ３、Ｄ ＯＸ３が出力される。ま
た測定点（２）（６）（１０）（３）（７） （１１
） （４）（８）（＋２）には、前段の値Ｃ３Ｘ２、
Ｃ２Ｘ２、ＣｌＸ２、Ｂ５Ｘ０、Ｂ２Ｘ７、Ｂ Ｉ Ｘ
１１Ａ ３ ＸａｌＡ ２ Ｘａ、Ａ Ｉ Ｘ ａが、
それぞれ出力される。第５クロツクでは、各係数バッフ
アバ、再びＡバッファがセレクトされる。各乗算器にて
当該係数値とＸ４が乗算され、測定点（１）にはＡ３Ｘ
、が、 （５）（９）（＋３Ｘには、前段の値も加算さ
れ、それぞれＡ ２ Ｘ＝＋ Ａ ３ ＸａｌＡ ＩＸ
４＋ Ａ ２ Ｘａ、Ａ ＯＸ４＋ Ａ Ｉ Ｘａカ出
力さレル。
ァは、Ａバッファがセレクトされ、各乗算器にて当該係
数値とＸｌｌが乗算され、測定点（１）（５） （９
） （＋３）には、それぞれＡ３Ｘ９、Ａ２Ｘｅ、
Ａ Ｉ Ｘａ、Ａ ＯＸ ｅが出力される。また測定
点ＩＩ） （＋２）には、それぞれ前段の初期値０が
出力される。第２クロツクでは、各係数バッファは、Ｂ
バッファがセレクトされ、各乗算器にて当該係数値とＸ
、が乗算され、１ｌＱｌ定点（１）（５）（９）（１３
）には、それぞれＢ３ＸＩ、Ｂ２ＸＩ、ＢＩＸ７．１３
０Ｘ＋が出力される。また測定点（２） （６）（１
０）には、前段の値Ａ ３ Ｘａ、Ａ２Ｘｌ１１ ＡＩ
Ｘａおよび測定点（３）（４）（７）（８）（ＩＩ）（
＋２）にはＯが、それゼれ出力される。第３クロツクで
は、各係数バッファは、Ｃバッファがセレクトされ、各
乗算器にて当該係数値とＸ２が乗算され、測定点（１）
（５）（９）（＋３）には、それぞれＣ３Ｘ２、Ｃ２Ｘ
２、ＣｌＸ２、Ｃ０Ｘ２が出力される。また測定点（２
）（６）（１０）（３）（７）（目）には、前段の値Ｂ
３ Ｘ＋、Ｂ２ＸＩ、ＢＩＸｌ、Ａ ３ Ｘ１１１Ａ
２ Ｘｓ、Ａ Ｉ Ｘ ｇおよび測定点（４）（８）
（＋２）にはＯが、それぞれ出力される。第４クロ
ツクでは、各係数バッファは、Ｄバッファがセレクトさ
れ、各乗算器にて当該係数値とＸ３が乗算され、測定点
（１）（５）（９）（＋３）には、それぞれＤ３Ｘａ、
Ｂ２Ｘ３、Ｄ Ｉ Ｘ３、Ｄ ＯＸ３が出力される。ま
た測定点（２）（６）（１０）（３）（７） （１１
） （４）（８）（＋２）には、前段の値Ｃ３Ｘ２、
Ｃ２Ｘ２、ＣｌＸ２、Ｂ５Ｘ０、Ｂ２Ｘ７、Ｂ Ｉ Ｘ
１１Ａ ３ ＸａｌＡ ２ Ｘａ、Ａ Ｉ Ｘ ａが、
それぞれ出力される。第５クロツクでは、各係数バッフ
アバ、再びＡバッファがセレクトされる。各乗算器にて
当該係数値とＸ４が乗算され、測定点（１）にはＡ３Ｘ
、が、 （５）（９）（＋３Ｘには、前段の値も加算さ
れ、それぞれＡ ２ Ｘ＝＋ Ａ ３ ＸａｌＡ ＩＸ
４＋ Ａ ２ Ｘａ、Ａ ＯＸ４＋ Ａ Ｉ Ｘａカ出
力さレル。
また測定点（２）（６）（呈０） （３） （７）
（１１）（４） （８） （＋２）には、前段
の値Ｄ３Ｘ３、Ｄ２ＸＩ、 Ｄ Ｉ ＸＩ、 Ｃ３Ｘ２
、 Ｃ２Ｘ２、 ＣｌＸ２、 Ｂ５Ｘ２、Ｂ２ＸＩ、Ｂ
ＩＸ＋が、それぞれ出力される。
（１１）（４） （８） （＋２）には、前段
の値Ｄ３Ｘ３、Ｄ２ＸＩ、 Ｄ Ｉ ＸＩ、 Ｃ３Ｘ２
、 Ｃ２Ｘ２、 ＣｌＸ２、 Ｂ５Ｘ２、Ｂ２ＸＩ、Ｂ
ＩＸ＋が、それぞれ出力される。
以下同様にして、入力毎に累積加算が行われ、第１３ク
ロツクの出力は、Ａ ＯＸ＋ａ＋Ａ Ｉ Ｘ＠＋Ａ ２
Ｘ ａ ＋ Ａ ３ Ｘ ＠、第１４クロツクの出力は
ＢＯＸ＋３＋Ｂ Ｉ Ｘ＊＋ Ｂ ２ Ｘ＋ｌ＋ Ｂ
３ ＸＩ、第１５クロツクの出力はＣ０ＸＩＪ＋ＣＩＸ
＋＠＋Ｃ２Ｘ５＋Ｃ３Ｌ、第１８クロツクの出力はＤ
ＯＸ＋ｓ＋ Ｄ Ｉ Ｘ＋＋＋ Ｄ ２ Ｘｖ＋Ｄ ３
ＸＩ、第１７クロツクの出力はＡＯＸ＋ｓ＋ＡＩＸ＋
２＋ Ａ ２ Ｘｓ＋ Ａ ３ ＸＪ、となり、第１３
クロツク以降の出力には、４クロツク毎に、４種のフィ
ルタリング処理されたデータが、出力されることになる
。
ロツクの出力は、Ａ ＯＸ＋ａ＋Ａ Ｉ Ｘ＠＋Ａ ２
Ｘ ａ ＋ Ａ ３ Ｘ ＠、第１４クロツクの出力は
ＢＯＸ＋３＋Ｂ Ｉ Ｘ＊＋ Ｂ ２ Ｘ＋ｌ＋ Ｂ
３ ＸＩ、第１５クロツクの出力はＣ０ＸＩＪ＋ＣＩＸ
＋＠＋Ｃ２Ｘ５＋Ｃ３Ｌ、第１８クロツクの出力はＤ
ＯＸ＋ｓ＋ Ｄ Ｉ Ｘ＋＋＋ Ｄ ２ Ｘｖ＋Ｄ ３
ＸＩ、第１７クロツクの出力はＡＯＸ＋ｓ＋ＡＩＸ＋
２＋ Ａ ２ Ｘｓ＋ Ａ ３ ＸＪ、となり、第１３
クロツク以降の出力には、４クロツク毎に、４種のフィ
ルタリング処理されたデータが、出力されることになる
。
以上のように本実施例によれば、乗算器の入力部に４段
の係数バッファと、各タップの間に４個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを順次切り替えることにより、乗算器は４個のみ
で、４段４タツプのデジタルフィルタバンクを構成する
ことができる。
の係数バッファと、各タップの間に４個の遅延回路とを
設け、データ入力のタイミング毎に、乗算される係数バ
ッファを順次切り替えることにより、乗算器は４個のみ
で、４段４タツプのデジタルフィルタバンクを構成する
ことができる。
なお、第１、第２の実施例において、係数バ・ソフハ
遅延回路の個数を、２ケ、４ケ、タップ数を４タツプと
したが、係数バッフハ 遅延回路の個数をＮヶ、タップ
数をＭ個（乗算器の個数をＭ個）の構成とすれば、Ｎ段
Ｍタップのデジタルフィルタバンクを構成することがで
きることは、言うまでもない。
遅延回路の個数を、２ケ、４ケ、タップ数を４タツプと
したが、係数バッフハ 遅延回路の個数をＮヶ、タップ
数をＭ個（乗算器の個数をＭ個）の構成とすれば、Ｎ段
Ｍタップのデジタルフィルタバンクを構成することがで
きることは、言うまでもない。
発明の詳細
な説明したように、本発明によれば、乗算器の個数を節
約でき、全体のハードウェア量を低減し、ＬＳＩ化を容
易にすることができ、その実用的効果は極めて大きい。
約でき、全体のハードウェア量を低減し、ＬＳＩ化を容
易にすることができ、その実用的効果は極めて大きい。
第１図は本発明の一実施例の構成図、第２図は同実施例
の動作説明図、第３図は本発明の他の実施例の構成図、
第４図は同実施例の動作説明図、第５図は従来のデジタ
ルフィルタバンクの構成図である。 １０１．２０１・・・入力部、１２１．２２７・・・入
力データ、１１９．２２５拳ＩＩ出力部、１０２．１０
３．１０４．１０５．２０２．２０Ｏ６、 １１、 ・遅延 ２１９、 φ係数 ３．２０４．２０５・・拳係数バッフハ １１０７、１
０８、１０９、２０６、２０７．８．２０９・・・乗算
器、１１０．１１１．３、１１４、１１６、１１７、２
１０、２２１２、２１３、２１５、２１６、２１７．８
、２２０１２２１、２２２、２２３ ・・回路、 １１
２、１１５、１１８、２１４．２２４・φ・加算器、１
２０．２２６・・バッファ制御回路。 代理人の氏名 弁理士 栗野重孝 ほか１名 薬１図
の動作説明図、第３図は本発明の他の実施例の構成図、
第４図は同実施例の動作説明図、第５図は従来のデジタ
ルフィルタバンクの構成図である。 １０１．２０１・・・入力部、１２１．２２７・・・入
力データ、１１９．２２５拳ＩＩ出力部、１０２．１０
３．１０４．１０５．２０２．２０Ｏ６、 １１、 ・遅延 ２１９、 φ係数 ３．２０４．２０５・・拳係数バッフハ １１０７、１
０８、１０９、２０６、２０７．８．２０９・・・乗算
器、１１０．１１１．３、１１４、１１６、１１７、２
１０、２２１２、２１３、２１５、２１６、２１７．８
、２２０１２２１、２２２、２２３ ・・回路、 １１
２、１１５、１１８、２１４．２２４・φ・加算器、１
２０．２２６・・バッファ制御回路。 代理人の氏名 弁理士 栗野重孝 ほか１名 薬１図
Claims (1)
- ＭタップのＦＩＲフィルタＮ個で構成されるデジタル
フィルタバンクにおいて、乗算器の入力部にＮ段の係数
バッファと、各タップの間にＮ個の遅延回路を備え、デ
ータ入力のタイミング毎に、乗算される係数バッファを
切り替えることにより、乗算器をＭ個で構成することを
特徴とするデジタルフィルタバンク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274874A JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274874A JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121513A true JPH02121513A (ja) | 1990-05-09 |
| JP2558846B2 JP2558846B2 (ja) | 1996-11-27 |
Family
ID=17547760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274874A Expired - Fee Related JP2558846B2 (ja) | 1988-10-31 | 1988-10-31 | デジタルフィルタバンク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558846B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414399B1 (ko) * | 2001-08-09 | 2004-01-07 | 장영범 | 블록필터 구조를 사용하여 구현된 소비 전력이 적으며유연성이 뛰어난 필터뱅크 |
| US7467171B2 (en) | 2002-08-22 | 2008-12-16 | Fujitsu Limited | Digital filter device |
| US8356063B2 (en) | 2005-12-16 | 2013-01-15 | Panasonic Corporation | Reconfigurable digital filter |
-
1988
- 1988-10-31 JP JP63274874A patent/JP2558846B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414399B1 (ko) * | 2001-08-09 | 2004-01-07 | 장영범 | 블록필터 구조를 사용하여 구현된 소비 전력이 적으며유연성이 뛰어난 필터뱅크 |
| US7467171B2 (en) | 2002-08-22 | 2008-12-16 | Fujitsu Limited | Digital filter device |
| US8356063B2 (en) | 2005-12-16 | 2013-01-15 | Panasonic Corporation | Reconfigurable digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558846B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |