JPH02119426A - 出力駆動回路 - Google Patents
出力駆動回路Info
- Publication number
- JPH02119426A JPH02119426A JP63272350A JP27235088A JPH02119426A JP H02119426 A JPH02119426 A JP H02119426A JP 63272350 A JP63272350 A JP 63272350A JP 27235088 A JP27235088 A JP 27235088A JP H02119426 A JPH02119426 A JP H02119426A
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Links
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 241000239290 Araneae Species 0.000 description 1
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 210000000003 hoof Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、低レベル出力を負極電源電位（以下ＶＳＳと
略す′）と出力端子間のトランジスタにより駆動し、高
レベル出力を正極電源電位（以下ＶＤＤと略す）と出力
端子間の抵抗（以下外部プルアップ抵抗と略す）により
駆動する半導体集積回路（以下工０と略す）の出力駆動
回路に関する。
略す′）と出力端子間のトランジスタにより駆動し、高
レベル出力を正極電源電位（以下ＶＤＤと略す）と出力
端子間の抵抗（以下外部プルアップ抵抗と略す）により
駆動する半導体集積回路（以下工０と略す）の出力駆動
回路に関する。
［発明の概要］
本発明は、高レベル出力を工Ｏの外部に取シ付けた外部
プルアップ抵抗により駆動するＩＣの出力駆動回路にお
いて、制御信号と駆動信号を入力とする制御回路出力で
、高レベル出力用トランジスタの動作を制御することに
より、外部プルアップ抵抗がない場合も高レベル出力を
得ることができる出力駆動回路を提供するものである。
プルアップ抵抗により駆動するＩＣの出力駆動回路にお
いて、制御信号と駆動信号を入力とする制御回路出力で
、高レベル出力用トランジスタの動作を制御することに
より、外部プルアップ抵抗がない場合も高レベル出力を
得ることができる出力駆動回路を提供するものである。
［従来の技術］
従来の高レベル出力を外部プルアップ抵抗で駆動する出
力駆動回路は第２図の様に、工Ｃ内部の低レベルを出力
するＮ型電界効果トランジスタ（以下ＭＯ３ＦＥＴと略
す゛）からなる。高レベル出力は外部プルアップ抵抗か
ら駆動される。すなわち、工Ｃ外部において出力端子と
ＶＤＤの間に外部プルアップ抵抗を接続し、ＭＯＳＦＥ
’ｒｌ ２をオフにしたとき高レベル、ＭＯＳＦＥＴＩ
２をオンにしたとき低レベルを出力する構成であった
。
力駆動回路は第２図の様に、工Ｃ内部の低レベルを出力
するＮ型電界効果トランジスタ（以下ＭＯ３ＦＥＴと略
す゛）からなる。高レベル出力は外部プルアップ抵抗か
ら駆動される。すなわち、工Ｃ外部において出力端子と
ＶＤＤの間に外部プルアップ抵抗を接続し、ＭＯＳＦＥ
’ｒｌ ２をオフにしたとき高レベル、ＭＯＳＦＥＴＩ
２をオンにしたとき低レベルを出力する構成であった
。
［発明が解決しようとする課題］
しかし、前述の従来技術ではテスト時に外部プルアップ
抵抗を付加しない場合、高レベル出力を得ることができ
ないため、外部プルアップ抵抗を取り付けた専用の評価
用基板やＬＳＩテスタ用の測定ボードが必要であり、そ
れらの作成費用など無駄が多かった。また、外部プルア
ップ抵抗がある場合、ＮＭＯ３ＦｇＴのリーク電流が測
定できないという問題があった。そこで本発明は、以上
述べたような問題点を解決すべ（、その目的は、外部プ
ルアップ抵抗がない時にも高レベル出力が得ることがで
きる出力駆動回路を提供することにある。
抵抗を付加しない場合、高レベル出力を得ることができ
ないため、外部プルアップ抵抗を取り付けた専用の評価
用基板やＬＳＩテスタ用の測定ボードが必要であり、そ
れらの作成費用など無駄が多かった。また、外部プルア
ップ抵抗がある場合、ＮＭＯ３ＦｇＴのリーク電流が測
定できないという問題があった。そこで本発明は、以上
述べたような問題点を解決すべ（、その目的は、外部プ
ルアップ抵抗がない時にも高レベル出力が得ることがで
きる出力駆動回路を提供することにある。
［課題を解決するための手段］
本発明の出力駆動回路は
α） 出力端子を低レベル電位に駆動する第１のトラン
ジスタと、 ｂ） 出力端子を高１−・ベル電位に駆動する第、）の
トランジスタと、 Ｃ） 駆動信号と制御信号を入力信号とｆ’る簡御回路
からなり ｄ） 前記第１のトランジスタは駆動信号に６にって制
御され、前記第２のトランジスタは前Ｗｅ ｌｉ’制御
回路出力により制御されることを特徴とノ・５０［作用
］ 本発明の上記の構成によれば、外部プルプソノ抵抗がな
い時に、前記第２のトランジスタを、前記制御回路出力
により駆動することで、高レベル出力を得ることができ
る。
ジスタと、 ｂ） 出力端子を高１−・ベル電位に駆動する第、）の
トランジスタと、 Ｃ） 駆動信号と制御信号を入力信号とｆ’る簡御回路
からなり ｄ） 前記第１のトランジスタは駆動信号に６にって制
御され、前記第２のトランジスタは前Ｗｅ ｌｉ’制御
回路出力により制御されることを特徴とノ・５０［作用
］ 本発明の上記の構成によれば、外部プルプソノ抵抗がな
い時に、前記第２のトランジスタを、前記制御回路出力
により駆動することで、高レベル出力を得ることができ
る。
［実施例］
第１図は、本発明の一実施例を示す回路図である。Ｎ型
ＭＯＳＦＥＴ１２とＰ型ＭＯ３ＦＥＴ１１によって駆動
回路が構成されている。つまりＮ型ＭＯＳＦＥＴ１２の
ソース電極はＶＳＳに接続され、Ｐ型ＭＯ３Ｉ’ＥＴＩ
１のソーｘ７ｆｌ極はＶＤ・Ｄ、に接続され、Ｎ型Ｍ
ＯＳＦＥＴ１２とＰ型ＭＯ３ＦＦＪＴ１１のドレイン電
極は互いに接続されている。またＰ型ＭＯ８ＦＫＴ１１
のゲート電極は制御回路１０の出力に接続され、Ｎ型Ｍ
ＯＳＦＥＴ１２のゲート電極は駆動回路入力端子２に接
続されている。制御回路の入力は入力端子１及び２に接
続されている。
ＭＯＳＦＥＴ１２とＰ型ＭＯ３ＦＥＴ１１によって駆動
回路が構成されている。つまりＮ型ＭＯＳＦＥＴ１２の
ソース電極はＶＳＳに接続され、Ｐ型ＭＯ３Ｉ’ＥＴＩ
１のソーｘ７ｆｌ極はＶＤ・Ｄ、に接続され、Ｎ型Ｍ
ＯＳＦＥＴ１２とＰ型ＭＯ３ＦＦＪＴ１１のドレイン電
極は互いに接続されている。またＰ型ＭＯ８ＦＫＴ１１
のゲート電極は制御回路１０の出力に接続され、Ｎ型Ｍ
ＯＳＦＥＴ１２のゲート電極は駆動回路入力端子２に接
続されている。制御回路の入力は入力端子１及び２に接
続されている。
以上のような回路において、従来と同様に外部プルアッ
プ抵抗が出力端子３に付加されている場合はテスト時に
入力端子１を高レベル信号で固定する。このとき入力端
子２・の信号が高レベルから低レベルに変わると封型Ｍ
Ｏ３ＦＫＴ１２はオフし、Ｐ型ＭＯ８ＦＫＴ１１もオフ
のままである。
プ抵抗が出力端子３に付加されている場合はテスト時に
入力端子１を高レベル信号で固定する。このとき入力端
子２・の信号が高レベルから低レベルに変わると封型Ｍ
Ｏ３ＦＫＴ１２はオフし、Ｐ型ＭＯ８ＦＫＴ１１もオフ
のままである。
出力端子５は低レベルから高レベルに変わるが、高レベ
ルに駆動するのは外部プルアップ抵抗であり、外部プル
アップ抵抗がなげれば出力端子６は不定状態になる。こ
のとき外部プルアップ抵抗がなければ出力端子５におい
てＮ型Ｍ、ＯＳ Ｆ Ｋ Ｔ１２のリーク電流を測定で
きる。また、出力端子３に外部プルアップ抵抗がない場
合はテスト時に入力端子１を低レベル信号で固定する。
ルに駆動するのは外部プルアップ抵抗であり、外部プル
アップ抵抗がなげれば出力端子６は不定状態になる。こ
のとき外部プルアップ抵抗がなければ出力端子５におい
てＮ型Ｍ、ＯＳ Ｆ Ｋ Ｔ１２のリーク電流を測定で
きる。また、出力端子３に外部プルアップ抵抗がない場
合はテスト時に入力端子１を低レベル信号で固定する。
ごのとき入力端子２の信号が高レベルから低レベルに変
わるとＮ型ＭＯＳＦＥＴ１２はオフし、Ｐ型ＭＯ８Ｆ１
ｎＴ１１はオンする。出力端子３：は低レベルから高レ
ベルに変わ、る。従って、外部プルアップ抵抗がな（と
も高レベルの出力が得られるため、ＩＯ内部の機能が正
常か否かのテストを出力端子３に現われるレベルを測定
することで行なえる。
わるとＮ型ＭＯＳＦＥＴ１２はオフし、Ｐ型ＭＯ８Ｆ１
ｎＴ１１はオンする。出力端子３：は低レベルから高レ
ベルに変わ、る。従って、外部プルアップ抵抗がな（と
も高レベルの出力が得られるため、ＩＯ内部の機能が正
常か否かのテストを出力端子３に現われるレベルを測定
することで行なえる。
［発明の効果］
以上述べたように本発明によれば、出力端子を低レベル
に駆動する第１のトランジスタと高レベルに駆動する第
２のトランジスタの動作制御を別々に行うこと、で、外
部プルアップ抵抗を出力端子に付加したときはテスト時
に第２のトランジスタの動作を止め、外部プルアップ抵
抗を付加しないときは、テスト時に第２のトランジスタ
を動作させることができる。すなわち、テスト時に外部
プルアップトランジスタが不要となるのである。従って
、評価用基板やＬＳＩテスタ用の測定ボードに外部プル
アップ抵抗を取シつける必要がなくなり、それらを他の
工Ｃと共用することができ、且つ外部プルアップ抵抗が
ないため低レベル駆動用のトランジスタのリーク電流が
上記測定装置により測定できるという効果がある。
に駆動する第１のトランジスタと高レベルに駆動する第
２のトランジスタの動作制御を別々に行うこと、で、外
部プルアップ抵抗を出力端子に付加したときはテスト時
に第２のトランジスタの動作を止め、外部プルアップ抵
抗を付加しないときは、テスト時に第２のトランジスタ
を動作させることができる。すなわち、テスト時に外部
プルアップトランジスタが不要となるのである。従って
、評価用基板やＬＳＩテスタ用の測定ボードに外部プル
アップ抵抗を取シつける必要がなくなり、それらを他の
工Ｃと共用することができ、且つ外部プルアップ抵抗が
ないため低レベル駆動用のトランジスタのリーク電流が
上記測定装置により測定できるという効果がある。
第１図は本発明の出力駆動回路の一実施例を示す回路図
。 第２図は従来の出力駆動回路の回路図。 １２・・・・・・駆動回路入力端子 ６ ・・・・・・駆動回路出力端子 １０ ・・・・・・制御回路 １１ ・・・・・・Ｐ型ＭＯ９ＦＫＴ １２ ・・・・・・Ｎ型ＭＯ３ＦＥ’Ｉ’１０ −−−
一制蜘回蹄 ｔｔ −−−−ｐ〜ＩＨＯｃ、ＦＥＴ１２ 〜−−Ｎ
竺ＭＯＳＦＥＴ 第１図 Ｓ５ 第２図
。 第２図は従来の出力駆動回路の回路図。 １２・・・・・・駆動回路入力端子 ６ ・・・・・・駆動回路出力端子 １０ ・・・・・・制御回路 １１ ・・・・・・Ｐ型ＭＯ９ＦＫＴ １２ ・・・・・・Ｎ型ＭＯ３ＦＥ’Ｉ’１０ −−−
一制蜘回蹄 ｔｔ −−−−ｐ〜ＩＨＯｃ、ＦＥＴ１２ 〜−−Ｎ
竺ＭＯＳＦＥＴ 第１図 Ｓ５ 第２図
Claims (1)
- 【特許請求の範囲】 ａ）出力端子を低レベル電位に駆動する第１のトランジ
スタと、 ｂ）出力端子を高レベル電位に駆動する第２のトランジ
スタと、 ｃ）駆動信号と制御信号を入力信号とする制御回路から
なり、 ｄ）前記第１のトランジスタは駆動信号によって制御さ
れ、前記第２のトランジスタは、前記制御回路出力によ
って制御されることを特徴とする出力駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272350A JPH02119426A (ja) | 1988-10-28 | 1988-10-28 | 出力駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63272350A JPH02119426A (ja) | 1988-10-28 | 1988-10-28 | 出力駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119426A true JPH02119426A (ja) | 1990-05-07 |
Family
ID=17512657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63272350A Pending JPH02119426A (ja) | 1988-10-28 | 1988-10-28 | 出力駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119426A (ja) |
-
1988
- 1988-10-28 JP JP63272350A patent/JPH02119426A/ja active Pending
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