JPH02119261A - 酸化膜と窒化膜を利用したトレンチ側面壁ドーピング方法及びその半導体素子 - Google Patents
酸化膜と窒化膜を利用したトレンチ側面壁ドーピング方法及びその半導体素子Info
- Publication number
- JPH02119261A JPH02119261A JP1211200A JP21120089A JPH02119261A JP H02119261 A JPH02119261 A JP H02119261A JP 1211200 A JP1211200 A JP 1211200A JP 21120089 A JP21120089 A JP 21120089A JP H02119261 A JPH02119261 A JP H02119261A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- nitride film
- oxide film
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 150000004767 nitrides Chemical class 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 45
- 239000010703 silicon Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000002019 doping agent Substances 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 36
- 230000001681 protective effect Effects 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 arsenic nitride Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトレンチ構造を有した4Mビット級以上のDR
AMセルの高集積半導体素子及びその製造方法に関し、
特にシリコンウェーハ上に1次トレンチを形成し、上記
1次トレンチの外壁面のシリコンウェーハヘ不純物が拡
散されることを防止するために上記1次トレンチの内壁
Bに形成された酸化膜と、トレンチ洗滌工程時に上記酸
化膜がエッチされることを防止するために上記酸化膜の
上部に形成された窒化膜とに構成される保護膜を形成し
、上記1次トレンチ底部の一部のシリコンウェーハ上に
2次トレンチを形成し、上記2次トレンチの外壁面のシ
リコンウェーハにドーパントソースを使用してその不純
物を上記2次トレンチの外壁面のシリコンウェーハに拡
散させて、高い再現性と信頼度を有する選択的な側面壁
ドーピング領域を形成させ得る゛酸化膜と窒化膜を利用
したトレンチ側面壁ドーピング方法及びその半導体素子
゛に関する。
AMセルの高集積半導体素子及びその製造方法に関し、
特にシリコンウェーハ上に1次トレンチを形成し、上記
1次トレンチの外壁面のシリコンウェーハヘ不純物が拡
散されることを防止するために上記1次トレンチの内壁
Bに形成された酸化膜と、トレンチ洗滌工程時に上記酸
化膜がエッチされることを防止するために上記酸化膜の
上部に形成された窒化膜とに構成される保護膜を形成し
、上記1次トレンチ底部の一部のシリコンウェーハ上に
2次トレンチを形成し、上記2次トレンチの外壁面のシ
リコンウェーハにドーパントソースを使用してその不純
物を上記2次トレンチの外壁面のシリコンウェーハに拡
散させて、高い再現性と信頼度を有する選択的な側面壁
ドーピング領域を形成させ得る゛酸化膜と窒化膜を利用
したトレンチ側面壁ドーピング方法及びその半導体素子
゛に関する。
従来ネは1次トレンチの外壁面のシリコンウェーハ内へ
の拡散を防止するための保護膜として1次トレンチ壁面
に酸化膜だけを使用していたため、2次トレンチ形成の
後で施されるトレンチ内部の洗滌工程時に使用されるエ
ツチング溶液が上記酸化膜を部分的にエッチセして保護
膜としての役割を円滑に遂行し得ないと云う問題点があ
った。これは2次トレンチを形成した後←この2次トレ
ンチの外面壁のシリコンウェーハ内にe十又はN十型の
不純物ドーピング領域を形成する時、BSG等のドーパ
ントソースの不純物が、上記酸化膜が部分的にエッチさ
れた部分を通じて1次トレンチの外面壁のシリコンウェ
ーハ内に浸透されるからである。一方、2次トレンチ構
造を形成した後、2次トレンチの内壁面の表面に存在し
ているエツチング反応生成物を除去させ、2次トレンチ
内壁面のシリコン配列を均一なものにするため、酸化エ
ツチング液を使用して長時間の洗滌工程を施す場合、1
次トレンチの内壁面上の酸化膜、即ち、保護膜が充分な
厚さを維持出来なければ、BSG等の不純物注入び際1
次トレンチの外壁面のシリコンウェーハ内に不純物が浸
透されるため、酸化膜は厚くしなければならない、従っ
て、このため、酸化膜の厚さを増加させば1次トレンチ
と2次トレンチとの境界に激しい段差が発生される要因
となる0反面、洗滌工程時間を短くすれば2次トレンチ
を形成する時作られた生成物が存在することになって、
不純物ドーピング領域形成の際均−なるドーピング領域
が形成されないこと等の問題点があった。
の拡散を防止するための保護膜として1次トレンチ壁面
に酸化膜だけを使用していたため、2次トレンチ形成の
後で施されるトレンチ内部の洗滌工程時に使用されるエ
ツチング溶液が上記酸化膜を部分的にエッチセして保護
膜としての役割を円滑に遂行し得ないと云う問題点があ
った。これは2次トレンチを形成した後←この2次トレ
ンチの外面壁のシリコンウェーハ内にe十又はN十型の
不純物ドーピング領域を形成する時、BSG等のドーパ
ントソースの不純物が、上記酸化膜が部分的にエッチさ
れた部分を通じて1次トレンチの外面壁のシリコンウェ
ーハ内に浸透されるからである。一方、2次トレンチ構
造を形成した後、2次トレンチの内壁面の表面に存在し
ているエツチング反応生成物を除去させ、2次トレンチ
内壁面のシリコン配列を均一なものにするため、酸化エ
ツチング液を使用して長時間の洗滌工程を施す場合、1
次トレンチの内壁面上の酸化膜、即ち、保護膜が充分な
厚さを維持出来なければ、BSG等の不純物注入び際1
次トレンチの外壁面のシリコンウェーハ内に不純物が浸
透されるため、酸化膜は厚くしなければならない、従っ
て、このため、酸化膜の厚さを増加させば1次トレンチ
と2次トレンチとの境界に激しい段差が発生される要因
となる0反面、洗滌工程時間を短くすれば2次トレンチ
を形成する時作られた生成物が存在することになって、
不純物ドーピング領域形成の際均−なるドーピング領域
が形成されないこと等の問題点があった。
従って、本発明は上記1次トレンチの内壁面の上に保護
膜として厚さの薄い酸化膜を形成し、その壁面の上に薄
い窒化膜を沈着し、2次トレンチの内壁面上に酸化工程
を施し、従来の保護膜の酸化膜が余り厚くて発生される
上記境界部分の段差を減少させ、又2次トレンチ形成の
後洗滌工程の際上記窒1ヒ膜により酸化膜が保存されて
、これによって不純物拡散工程の際1次トレンチ外壁面
のシリコンウェーハ内にBSG等のドーパントソースの
不純物が浸透されることを防止する“酸化膜と窒化膜を
利用したトレンチ側面壁ドーピング方法及びその半導体
素子”を提供することにその目的がある。
膜として厚さの薄い酸化膜を形成し、その壁面の上に薄
い窒化膜を沈着し、2次トレンチの内壁面上に酸化工程
を施し、従来の保護膜の酸化膜が余り厚くて発生される
上記境界部分の段差を減少させ、又2次トレンチ形成の
後洗滌工程の際上記窒1ヒ膜により酸化膜が保存されて
、これによって不純物拡散工程の際1次トレンチ外壁面
のシリコンウェーハ内にBSG等のドーパントソースの
不純物が浸透されることを防止する“酸化膜と窒化膜を
利用したトレンチ側面壁ドーピング方法及びその半導体
素子”を提供することにその目的がある。
本発明による酸化膜と窒化膜を利用したトレンチ側面壁
ドーピング方法によるとシリコンウェーハを提供する段
階と、マスク層として酸化物層、窒化物層及び酸化物層
を順次形成し、その上にフォトレジスト層をコーティン
グする段階、上記7オトレジスト層の一部を除去して第
1マスクパターンを形成する段階と、上記第1マスクパ
ターンに沿って露出されたマスク層を除去して第2マス
クパターンを形成する段階と、上記第2マスクパターン
に沿って露出されたシリコンウェーハ内に1次トレンチ
を形成し洗滌する段階と、上記第1トレンチの内壁面上
に酸化膜を沈着し上記マスク層及び上記酸化膜の上部に
全体的に窒化膜を形成する段階と、上記1次トレンチの
下部に形成された酸化膜及び窒化膜の一部と上記マスク
層の上部に形成された窒化膜と非等方性エツチングで除
去し上記窒化膜の下にある酸化物層を除去する段階と、
上記窒化膜と酸化膜の一部が除去されて露出された第1
トレンチの下部のシリコンウェーハの2次トレンチを形
成し洗滌する段階と、上記第2トレンチの内壁面上と上
記窒化膜及び窒化物層の上部に全体的にドーパントソー
スを沈着しドライブ・イン工程を施し、それによって2
次トレンチの外壁面のシリコンウェーハ内に不純物ドー
ピング領域を形成する段階と、上記外壁面に不純物ドー
ピング領域が形成された上記2次トレンチの内壁面に沿
って酸化工程を施し、上記2次トレンチの内外壁面に酸
化領域を形成した後、上記1次トレンチの内壁面上に形
成された窒化膜及び酸化膜と上記酸化領域を除去する段
階とになったことを特徴とする。
ドーピング方法によるとシリコンウェーハを提供する段
階と、マスク層として酸化物層、窒化物層及び酸化物層
を順次形成し、その上にフォトレジスト層をコーティン
グする段階、上記7オトレジスト層の一部を除去して第
1マスクパターンを形成する段階と、上記第1マスクパ
ターンに沿って露出されたマスク層を除去して第2マス
クパターンを形成する段階と、上記第2マスクパターン
に沿って露出されたシリコンウェーハ内に1次トレンチ
を形成し洗滌する段階と、上記第1トレンチの内壁面上
に酸化膜を沈着し上記マスク層及び上記酸化膜の上部に
全体的に窒化膜を形成する段階と、上記1次トレンチの
下部に形成された酸化膜及び窒化膜の一部と上記マスク
層の上部に形成された窒化膜と非等方性エツチングで除
去し上記窒化膜の下にある酸化物層を除去する段階と、
上記窒化膜と酸化膜の一部が除去されて露出された第1
トレンチの下部のシリコンウェーハの2次トレンチを形
成し洗滌する段階と、上記第2トレンチの内壁面上と上
記窒化膜及び窒化物層の上部に全体的にドーパントソー
スを沈着しドライブ・イン工程を施し、それによって2
次トレンチの外壁面のシリコンウェーハ内に不純物ドー
ピング領域を形成する段階と、上記外壁面に不純物ドー
ピング領域が形成された上記2次トレンチの内壁面に沿
って酸化工程を施し、上記2次トレンチの内外壁面に酸
化領域を形成した後、上記1次トレンチの内壁面上に形
成された窒化膜及び酸化膜と上記酸化領域を除去する段
階とになったことを特徴とする。
以下、本発明を添付された図面を参考にして詳細に説明
することにする。
することにする。
第1A図乃至第3C図は本発明によってトレンチ側面壁
ドーピング方法を説明するための図示図である。
ドーピング方法を説明するための図示図である。
第1A図は、シリコンウェーハ1の上に酸(ヒ物層2、
そしてRIE(REACTIVE ION ETCHI
NG)l!撃によルウェーハ表面の損傷を防止し、エツ
チング停止面を怒知するためのエツチング停止層(ST
OPPINGLAYER)として窒化物層3及び酸化物
層4を順次沈着し、マスク層を構成したことを示す、そ
の後に一定のマスクパターンを形成するために上記酸化
物層4の上にフォトレジスト層5をコーティングした状
態の断面図である。
そしてRIE(REACTIVE ION ETCHI
NG)l!撃によルウェーハ表面の損傷を防止し、エツ
チング停止面を怒知するためのエツチング停止層(ST
OPPINGLAYER)として窒化物層3及び酸化物
層4を順次沈着し、マスク層を構成したことを示す、そ
の後に一定のマスクパターンを形成するために上記酸化
物層4の上にフォトレジスト層5をコーティングした状
態の断面図である。
第1B図は、上記工程の後にフォトレジスト層5の“A
″部分写真現象技術により除去して第1マスクパターン
12Aを形成する段階を示す。
″部分写真現象技術により除去して第1マスクパターン
12Aを形成する段階を示す。
第1C図は、上記工程により露出された上記マスク層を
、RIEエチング技術を利用して、シリコンウェーハ1
の上部表面9まで除去させ第2マスクパターン12Bを
形成させ、0プラズマ方式等のフォトレジストエッチバ
ック技術を利用してマスク層上部の残余のフォトレジス
ト層5を除去した状態を示す断面図である。
、RIEエチング技術を利用して、シリコンウェーハ1
の上部表面9まで除去させ第2マスクパターン12Bを
形成させ、0プラズマ方式等のフォトレジストエッチバ
ック技術を利用してマスク層上部の残余のフォトレジス
ト層5を除去した状態を示す断面図である。
第2A図は、上記工程により露出されたシリコンウェー
ハ1の上部表面9の上にRIEエツチング技術を利用し
て巾“A″ (例えば1μsX1μ■)、深さ“B″
(例えば2μ11)だけの1次トレンチ13を形成させ
、1次トレンチ13の内部を例えばHF等の洗滌溶液を
使用して洗滌した状態を示す断面図である。ここで1次
トレンチ13は内壁面13Aと外壁面13Bとに区分さ
れる。ここで注目すべきことは上記1次トレンチのエツ
チング中と深さは半導体素子の特性によって後述される
2次トレンチの外壁面上に形成されるP↑又はN+不純
物ドーピング領域の形成条件により異なくなることもあ
る点である。
ハ1の上部表面9の上にRIEエツチング技術を利用し
て巾“A″ (例えば1μsX1μ■)、深さ“B″
(例えば2μ11)だけの1次トレンチ13を形成させ
、1次トレンチ13の内部を例えばHF等の洗滌溶液を
使用して洗滌した状態を示す断面図である。ここで1次
トレンチ13は内壁面13Aと外壁面13Bとに区分さ
れる。ここで注目すべきことは上記1次トレンチのエツ
チング中と深さは半導体素子の特性によって後述される
2次トレンチの外壁面上に形成されるP↑又はN+不純
物ドーピング領域の形成条件により異なくなることもあ
る点である。
又、1次トレンチのエツチング中は半導体素子の設計如
何によって、エツチング深さはエツチング条件、即ちエ
ツチング時間等によって調節可能である。
何によって、エツチング深さはエツチング条件、即ちエ
ツチング時間等によって調節可能である。
第2B図は、上記工程の後、1次トレンチ13の内壁面
13Aの上にはシリコンウェーハ1の上部面9の高さま
で熱的酸化工程により酸化膜11を例えば300A程度
に厚さ薄く成長させ、次に窒化膜6を上記酸化膜11の
上部と窒化物層4の上部とに例えば500A程度に全体
的に沈着し、結果的に1次トレンチの内壁面13Aの上
には酸化111と窒化膜とになる2重の保護膜が形成さ
れたことを示す断面図である。
13Aの上にはシリコンウェーハ1の上部面9の高さま
で熱的酸化工程により酸化膜11を例えば300A程度
に厚さ薄く成長させ、次に窒化膜6を上記酸化膜11の
上部と窒化物層4の上部とに例えば500A程度に全体
的に沈着し、結果的に1次トレンチの内壁面13Aの上
には酸化111と窒化膜とになる2重の保護膜が形成さ
れたことを示す断面図である。
第2C図は、上記工程の後、1次トレンチ13の下部面
上に形成されている酸化膜11と窒化膜6の一部をRI
Eエチングにより除去させて、シリコンウェーハ1の内
部表面10の一部を露出させ、マスク層上部の窒化膜6
を供に除去した状態を示す断面図である。酸化物層4も
この段階にて除去される。
上に形成されている酸化膜11と窒化膜6の一部をRI
Eエチングにより除去させて、シリコンウェーハ1の内
部表面10の一部を露出させ、マスク層上部の窒化膜6
を供に除去した状態を示す断面図である。酸化物層4も
この段階にて除去される。
第3A図を参考すれば、第2C図の工程により露出され
た表面10の上に2次トレンチ15を“B″ (例えば
1μ■×1μ膳)の深さ、“C” (例えば3μm)の
巾で形成し、2次トレンチ15の内部をIF等の洗滌溶
液を使用して洗滌する。その後、2次トレンチ15の外
壁面15Bのシリコンウェーハ1内にP十又はN十不純
物ドーピング領域を形成する為、 BSG等のドーパン
トソース12を1次トレンチ13の保護膜と2次トレン
チの内壁面15Aの上部に全体的に沈着する。そしてド
ライブ・イン(DRIVE IN>工程を通じて上記ド
ーパントソース12に含有された不純物を2次トレンチ
15の外壁面15Bのシリコン基板1内へ拡散させる。
た表面10の上に2次トレンチ15を“B″ (例えば
1μ■×1μ膳)の深さ、“C” (例えば3μm)の
巾で形成し、2次トレンチ15の内部をIF等の洗滌溶
液を使用して洗滌する。その後、2次トレンチ15の外
壁面15Bのシリコンウェーハ1内にP十又はN十不純
物ドーピング領域を形成する為、 BSG等のドーパン
トソース12を1次トレンチ13の保護膜と2次トレン
チの内壁面15Aの上部に全体的に沈着する。そしてド
ライブ・イン(DRIVE IN>工程を通じて上記ド
ーパントソース12に含有された不純物を2次トレンチ
15の外壁面15Bのシリコン基板1内へ拡散させる。
は上記1次トレンチ13の内壁面13Aの上に形成され
た酸化膜11及び窒化膜6と酸化領域8を除去する。
た酸化膜11及び窒化膜6と酸化領域8を除去する。
第3B図は、第3A図の上記不純物拡散工程の後、P十
又はN十不純物ドーピング領域7を2次トレンチ15の
外壁面15Bのシリコン基板1内に形成した後、上記B
SG等のドーパントソースを除去した状態を示す断面図
である。ここで、1次トレンチ13の内壁面13Aの上
に形成された酸化111及び窒化膜6が保護膜作用をし
てドーパントソース12の不純物がシリコンウェーハ1
に浸透されなくなる。
又はN十不純物ドーピング領域7を2次トレンチ15の
外壁面15Bのシリコン基板1内に形成した後、上記B
SG等のドーパントソースを除去した状態を示す断面図
である。ここで、1次トレンチ13の内壁面13Aの上
に形成された酸化111及び窒化膜6が保護膜作用をし
てドーパントソース12の不純物がシリコンウェーハ1
に浸透されなくなる。
ここで注目すべきことは1次トレンチ13の外壁面13
Bのシリコン基板1内に、底部からDsの距離だけ不純
物ドーピング領域が形成されることは2次トレンチ15
の外壁面15Bのシリコン基板1内への不純物拡散工程
を施している間上方に不純物が拡散されるからであると
のことである。
Bのシリコン基板1内に、底部からDsの距離だけ不純
物ドーピング領域が形成されることは2次トレンチ15
の外壁面15Bのシリコン基板1内への不純物拡散工程
を施している間上方に不純物が拡散されるからであると
のことである。
第3C図は、上記工程の後、酸化工程を通じて2次トレ
ンチ15の内壁面15Aに沿って酸化させた状態を示す
拡大断面図である。このような酸化工程により2次トレ
ンチ15の下部(“F”部分)の形態は丸くなり、1次
トレンチ13と2次トレンチ15との境界部分く“E”
部分)の段差は緩く減少させることになり、下記に第4
A図乃至第4E図を通じてもつと詳しく説明することに
する。上記酸化工程の後に第4A図乃至第4E図は、第
3C図の段差(E”部分)部分の形成過程を詳しく説明
するための拡大断面図である。
ンチ15の内壁面15Aに沿って酸化させた状態を示す
拡大断面図である。このような酸化工程により2次トレ
ンチ15の下部(“F”部分)の形態は丸くなり、1次
トレンチ13と2次トレンチ15との境界部分く“E”
部分)の段差は緩く減少させることになり、下記に第4
A図乃至第4E図を通じてもつと詳しく説明することに
する。上記酸化工程の後に第4A図乃至第4E図は、第
3C図の段差(E”部分)部分の形成過程を詳しく説明
するための拡大断面図である。
第4A図は第3A図の1次トレンチ13と2次トレンチ
15の境界部分に段差(“H”部分)が発生されたこと
を示した断面図である。
15の境界部分に段差(“H”部分)が発生されたこと
を示した断面図である。
一方、1次トレンチ13を形成した後、2次トレンチ1
5を形成するためにエツチングを施せば窒化膜6に一直
線上にエッチされなく、窒化膜6の下にあるシリコンウ
ェーハ1が少なくエッチされた形態(“G1”部分)を
取る。
5を形成するためにエツチングを施せば窒化膜6に一直
線上にエッチされなく、窒化膜6の下にあるシリコンウ
ェーハ1が少なくエッチされた形態(“G1”部分)を
取る。
ここで、参考に第4B図は第4A図から窒化膜6と酸化
膜11を除去した状態を仮定した図面で、シリコンウェ
ーハ上に激しい段差が形成されている状態で本発明の酸
化工程に入る前の状態を示す。
膜11を除去した状態を仮定した図面で、シリコンウェ
ーハ上に激しい段差が形成されている状態で本発明の酸
化工程に入る前の状態を示す。
第40は、第4A図以後トレンチ内部の洗滌工程を施し
て、1.2次トレンチ13及び15の接合部近のシリコ
ンウェーハ1が44(“01″部分)よりもっと深く浸
蝕除去された状態(“G2”部分)を示した断面図であ
る。この図面では1次トレンチ13の内壁面13Aに形
成された酸化膜11の下部(“F”部分)もやはり洗滌
の時化学反応により浸蝕されて稍々除去された状態であ
ることが判る。
て、1.2次トレンチ13及び15の接合部近のシリコ
ンウェーハ1が44(“01″部分)よりもっと深く浸
蝕除去された状態(“G2”部分)を示した断面図であ
る。この図面では1次トレンチ13の内壁面13Aに形
成された酸化膜11の下部(“F”部分)もやはり洗滌
の時化学反応により浸蝕されて稍々除去された状態であ
ることが判る。
第4D図は、第4C図の工程の後、不純物拡散工程によ
り2次トレンチ15の外壁面15Bのシリコンウェーハ
1内部にP十又はN十不純物ドーピング領域7を形成す
る。その後、2次トレンチ15の内壁面15Aに沿って
公知の酸化工程を施せば、2次トレンチ15の内外壁面
15A及び15Bに酸化領域8が形成されながら、酸化
膜llが浸蝕されて除去された部分(“F”部分)まで
酸化領域8が形成されて段差が減らされる状態を図示し
た断面図である。
り2次トレンチ15の外壁面15Bのシリコンウェーハ
1内部にP十又はN十不純物ドーピング領域7を形成す
る。その後、2次トレンチ15の内壁面15Aに沿って
公知の酸化工程を施せば、2次トレンチ15の内外壁面
15A及び15Bに酸化領域8が形成されながら、酸化
膜llが浸蝕されて除去された部分(“F”部分)まで
酸化領域8が形成されて段差が減らされる状態を図示し
た断面図である。
第4E図は、第4D図の工程の後、トレンチ15の内外
壁面15A及び15Bに形成された酸化領域8を除し、
1次トレンチ13の内壁面13A上の保護膜である酸化
膜11及び窒1ヒ膜6を除去して1.2次トレンチ接合
部分(“E”部分)の段差が減らされた状態を示した断
面図である。従って、本発明により実施した結果、従来
と比較して段差部分が緩く形成されることが判る。
壁面15A及び15Bに形成された酸化領域8を除し、
1次トレンチ13の内壁面13A上の保護膜である酸化
膜11及び窒1ヒ膜6を除去して1.2次トレンチ接合
部分(“E”部分)の段差が減らされた状態を示した断
面図である。従って、本発明により実施した結果、従来
と比較して段差部分が緩く形成されることが判る。
又、フィルム(FILM)特性上、窒化膜が酸化膜より
緻密なるtl造であるため、トレンチエッチ時保護膜の
損失が相対的に少なく、従来酸化膜だけを使用した厚さ
、例えば2000 A以上の厚さに比べて、本発明によ
るとこれよりはるかに薄い保護膜でもシリコンウェーハ
内部への不純物の浸透が防止出来得ることは勿論、厚さ
減少による段差を効果的に減らすことが出来る。
緻密なるtl造であるため、トレンチエッチ時保護膜の
損失が相対的に少なく、従来酸化膜だけを使用した厚さ
、例えば2000 A以上の厚さに比べて、本発明によ
るとこれよりはるかに薄い保護膜でもシリコンウェーハ
内部への不純物の浸透が防止出来得ることは勿論、厚さ
減少による段差を効果的に減らすことが出来る。
酸化膜だけを保護層として使用する場合、トレンチ洗滌
の際時間の制約を受けたが、本発明により保護膜として
窒化物壁を添加して使用する場合、洗滌時開を長くする
ことが出来、清いトレンチ洗滌が出来る。
の際時間の制約を受けたが、本発明により保護膜として
窒化物壁を添加して使用する場合、洗滌時開を長くする
ことが出来、清いトレンチ洗滌が出来る。
又、本発明によれば、2次トレンチの後酸化工程を施す
ことにより1次トレンチと2次トレンチとの間の境界面
にて発生される段差を効果的にもつと減らすことが出来
る。なお又、有効キャパシタ面積の増加と、2次l・レ
ンチ下端の角部分を丸くすることから特性に優れた半導
体素子の提供が出来るようになると云う長所がある。
ことにより1次トレンチと2次トレンチとの間の境界面
にて発生される段差を効果的にもつと減らすことが出来
る。なお又、有効キャパシタ面積の増加と、2次l・レ
ンチ下端の角部分を丸くすることから特性に優れた半導
体素子の提供が出来るようになると云う長所がある。
上述の如き本発明によれば、酸化膜と窒化膜とに構成さ
れた保護膜を使用することにより、トレンチエッチ時、
RIE(REACTIVE l0NETC)IING)
によるシリコンウェーハに対する衝撃(DAMAGE)
が除去され得る。
れた保護膜を使用することにより、トレンチエッチ時、
RIE(REACTIVE l0NETC)IING)
によるシリコンウェーハに対する衝撃(DAMAGE)
が除去され得る。
4、
第1A図乃至第3C図は本発明によるトレンチの側面壁
ドーピング方法を説明するための図示図として、 第1A図はシリコンウェーハの上にマスク層を形成した
後、フォトレジスト層をコーティングした状態の断面図
第1B図は第1A図からフォトレジスト層の一定部分を
除去して第1マスクパターンを形成した状態の断面図第
1C図は第1B図の第1マスクパターンに沿って上記マ
スク層を除して第2マスクパターンを形成し、残余フォ
トレジスト層を除去した状態の断面図 第2A図は第1C図の工程により露出されたシリコンウ
ェーハ上に1次1−レンチを形成した状態の断面図 第2B図は第2A図の工程により形成された1次トレン
チ内部壁の上に酸化膜と窒化膜とになる保護膜を沈着し
た状態の断面図第2C図は第2B図からマスク層の上部
と1次トレンチの内部底面−部の保護膜を除去してシリ
コンウェーへの一部が露出された状態の断面図 第3Aは第2C図の工程により1次トレンチの底面に露
出されたシリコンウェーハ上に2次トレンチを形成させ
た後、窒化物層の上部と上記1及び2次トレンチの内壁
面にドーパントソースを沈着させた後熱処理する状態の
断面図第3B図は第3A図の工程によりシリコンウェー
ハの内部にP十又はN十型の不純物ドーピング領域が形
成された後、残余のドーパントソースを除去させた状態
の断面図 第3C図は第3B図の工程についで2次トレンチの内壁
面に沿って酸化工程を施して不純物ドーピング領域の内
・外部に酸化領域が形成された状態の断面図 第4A図乃至第4E図は第3C図の“E”部分の工程を
詳しく説明するための拡大断面図として、 第4A図は2次トレンチを形成した後1次トレンチと2
次トレンチの境界部分のシリコンウェーハ状態の断面図
第4B図は1次トレンチと2次トレンチとの境界部分の
段差を見やすくさせるように示した断面図 第4C図は2次トレンチを形成した後、トレンチ洗滌の
際、1次トレンチの内壁面上の酸化膜の下端部分がエッ
チされて除去された状態の断面図 第4D図は2次トレンチの外壁面のシリコンウェーハ内
に不!4!物ドーピング領域を形成した後、上記2次ト
レンチの内壁面に沿って酸化工程を施した状態の断面図 第4E図は酸化工程以後1次トレンチと2次トレンチ境
界部分の酸化膜と窒化膜を除去して段差が減らされた状
態を図示した図面である。 図面中、1:シリコンウェーハ、 3:窒化物(NITRIDE)71. 5:フォトレジスト(PHOTORES IST、)7
:不純物ドーピング領域、 lに酸化膜。 :酸化物(OXIDE)層、 6:窒化膜、 8:l!!2化領域、 第3C図 第4A図 第4B図 第4C図 第4D図 第4E図
ドーピング方法を説明するための図示図として、 第1A図はシリコンウェーハの上にマスク層を形成した
後、フォトレジスト層をコーティングした状態の断面図
第1B図は第1A図からフォトレジスト層の一定部分を
除去して第1マスクパターンを形成した状態の断面図第
1C図は第1B図の第1マスクパターンに沿って上記マ
スク層を除して第2マスクパターンを形成し、残余フォ
トレジスト層を除去した状態の断面図 第2A図は第1C図の工程により露出されたシリコンウ
ェーハ上に1次1−レンチを形成した状態の断面図 第2B図は第2A図の工程により形成された1次トレン
チ内部壁の上に酸化膜と窒化膜とになる保護膜を沈着し
た状態の断面図第2C図は第2B図からマスク層の上部
と1次トレンチの内部底面−部の保護膜を除去してシリ
コンウェーへの一部が露出された状態の断面図 第3Aは第2C図の工程により1次トレンチの底面に露
出されたシリコンウェーハ上に2次トレンチを形成させ
た後、窒化物層の上部と上記1及び2次トレンチの内壁
面にドーパントソースを沈着させた後熱処理する状態の
断面図第3B図は第3A図の工程によりシリコンウェー
ハの内部にP十又はN十型の不純物ドーピング領域が形
成された後、残余のドーパントソースを除去させた状態
の断面図 第3C図は第3B図の工程についで2次トレンチの内壁
面に沿って酸化工程を施して不純物ドーピング領域の内
・外部に酸化領域が形成された状態の断面図 第4A図乃至第4E図は第3C図の“E”部分の工程を
詳しく説明するための拡大断面図として、 第4A図は2次トレンチを形成した後1次トレンチと2
次トレンチの境界部分のシリコンウェーハ状態の断面図
第4B図は1次トレンチと2次トレンチとの境界部分の
段差を見やすくさせるように示した断面図 第4C図は2次トレンチを形成した後、トレンチ洗滌の
際、1次トレンチの内壁面上の酸化膜の下端部分がエッ
チされて除去された状態の断面図 第4D図は2次トレンチの外壁面のシリコンウェーハ内
に不!4!物ドーピング領域を形成した後、上記2次ト
レンチの内壁面に沿って酸化工程を施した状態の断面図 第4E図は酸化工程以後1次トレンチと2次トレンチ境
界部分の酸化膜と窒化膜を除去して段差が減らされた状
態を図示した図面である。 図面中、1:シリコンウェーハ、 3:窒化物(NITRIDE)71. 5:フォトレジスト(PHOTORES IST、)7
:不純物ドーピング領域、 lに酸化膜。 :酸化物(OXIDE)層、 6:窒化膜、 8:l!!2化領域、 第3C図 第4A図 第4B図 第4C図 第4D図 第4E図
Claims (2)
- (1)トレンチキャパシタ側面壁ドーピング方法に於い
て、シリコンウェーハを提供する段階と、 マスク層として酸化物層、窒化物層及び酸化物層を順次
形成し、その上にフォトレジスト層をコーティングする
段階と、上記フォトレジスト層の一部を除去して第1マ
スクパターンを形成する段階と、 上記第1マスクパターンに沿って露出されたマスク層を
除去して第2マスクパターンを形成する段階と、 上記第2マスクパターンに沿って露出されたシリコンウ
ェーハ内に1次トレンチを形成し、洗滌する段階と、上
記第1トレンチの内壁面の上に酸化膜を沈着し、上記マ
スク層及び酸化膜の上部に全体的に窒化膜を形成する段
階と、上記1次トレンチの下部に形成された酸化膜と窒
化膜の一部と、上記マスク層の上部に形成された窒化膜
を非等方性エッチングで除去し、上記窒化膜の下の酸化
物層を除去する段階と、上記窒化膜と酸化膜の一部が除
去されて露出された第1トレンチの下部のシリコンウェ
ーハに2次トレンチを形成し、洗滌する段階と、 上記第2トレンチの内壁面の上と上記窒化膜及び窒化物
層の上部に全体的にドーパントソースを沈着し、ドライ
ブ・イン工程を施し、それによって2次トレンチの外壁
面のシリコンウェーハ内に不純物ドーピング領域を形成
する段階と、 上記外壁面に不純物ドーピング領域が形成された上記2
次トレンチの内壁面に沿って酸化工程を施して上記2次
トレンチの内外壁面に酸化領域を形成した後、上記1次
トレンチの内壁面の上に形成された窒化膜及び酸化膜と
上記酸化領域とを除去する段階となったことを特徴とす
る酸化膜と窒化膜を利用したトレンチ側面壁ドーピング
方法。 - (2)酸化膜と窒化膜を利用したトレンチ側面壁ドーピ
ング方法により製造されることを特徴とする請求範囲第
1項記載の高集積半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR88-10483 | 1988-08-18 | ||
KR1019880010483A KR910008830B1 (ko) | 1988-08-18 | 1988-08-18 | 산화물벽과 질화물벽을 이용한 트렌치 측면벽 도핑방법 및 그 반도체 소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02119261A true JPH02119261A (ja) | 1990-05-07 |
JPH0728008B2 JPH0728008B2 (ja) | 1995-03-29 |
Family
ID=19276944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1211200A Expired - Fee Related JPH0728008B2 (ja) | 1988-08-18 | 1989-08-16 | 酸化膜と窒化膜を利用したトレンチ側面壁ドーピング方法及びその半導体素子 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4999312A (ja) |
JP (1) | JPH0728008B2 (ja) |
KR (1) | KR910008830B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023042264A1 (ja) * | 2021-09-14 | 2023-03-23 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2965415B2 (ja) * | 1991-08-27 | 1999-10-18 | 松下電器産業株式会社 | 半導体記憶装置 |
DE4204298C1 (ja) * | 1992-02-13 | 1993-03-04 | Siemens Ag, 8000 Muenchen, De | |
US5395786A (en) * | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
US6207494B1 (en) * | 1994-12-29 | 2001-03-27 | Infineon Technologies Corporation | Isolation collar nitride liner for DRAM process improvement |
EP0735581A1 (en) * | 1995-03-30 | 1996-10-02 | Siemens Aktiengesellschaft | DRAM trench capacitor with insulating collar |
US5618751A (en) * | 1996-05-23 | 1997-04-08 | International Business Machines Corporation | Method of making single-step trenches using resist fill and recess |
US5770484A (en) * | 1996-12-13 | 1998-06-23 | International Business Machines Corporation | Method of making silicon on insulator buried plate trench capacitor |
SE512813C2 (sv) * | 1997-05-23 | 2000-05-15 | Ericsson Telefon Ab L M | Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet |
US6107135A (en) * | 1998-02-11 | 2000-08-22 | Kabushiki Kaisha Toshiba | Method of making a semiconductor memory device having a buried plate electrode |
US6440858B1 (en) * | 1998-08-24 | 2002-08-27 | International Business Machines Corporation | Multi-layer hard mask for deep trench silicon etch |
DE19845058A1 (de) * | 1998-09-30 | 2000-04-13 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
TW412837B (en) * | 1999-03-31 | 2000-11-21 | Nanya Technology Corp | Method of making a trench capacitor |
EP1077475A3 (en) * | 1999-08-11 | 2003-04-02 | Applied Materials, Inc. | Method of micromachining a multi-part cavity |
US6472702B1 (en) | 2000-02-01 | 2002-10-29 | Winbond Electronics Corporation | Deep trench DRAM with SOI and STI |
DE10029036C1 (de) * | 2000-06-13 | 2001-08-09 | Infineon Technologies Ag | Verfahren zur Erhöhung der Trenchkapazität |
TWI229414B (en) * | 2003-10-03 | 2005-03-11 | Promos Technologies Inc | Method of fabricating deep trench capacitor |
TWI229416B (en) * | 2003-10-14 | 2005-03-11 | Promos Technologies Inc | Method of forming deep trench capacitor |
US7560360B2 (en) * | 2006-08-30 | 2009-07-14 | International Business Machines Corporation | Methods for enhancing trench capacitance and trench capacitor |
KR100823176B1 (ko) * | 2007-04-27 | 2008-04-18 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
US7981303B2 (en) * | 2007-09-20 | 2011-07-19 | Micronic Mydata AB | Method of manufacturing monocrystalline silicon micromirrors |
US9484269B2 (en) * | 2010-06-24 | 2016-11-01 | Globalfoundries Inc. | Structure and method to control bottom corner threshold in an SOI device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63155658A (ja) * | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4569701A (en) * | 1984-04-05 | 1986-02-11 | At&T Bell Laboratories | Technique for doping from a polysilicon transfer layer |
US4824793A (en) * | 1984-09-27 | 1989-04-25 | Texas Instruments Incorporated | Method of making DRAM cell with trench capacitor |
US4676847A (en) * | 1985-01-25 | 1987-06-30 | American Telephone And Telegraph Company At&T Bell Laboratories | Controlled boron doping of silicon |
JPS61258468A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
GB2199696B (en) * | 1987-01-06 | 1990-11-14 | Samsung Semiconductor Inc | Submerged storage plate memory cell |
-
1988
- 1988-08-18 KR KR1019880010483A patent/KR910008830B1/ko not_active IP Right Cessation
-
1989
- 1989-08-16 US US07/394,380 patent/US4999312A/en not_active Expired - Lifetime
- 1989-08-16 JP JP1211200A patent/JPH0728008B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63155658A (ja) * | 1986-12-18 | 1988-06-28 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023042264A1 (ja) * | 2021-09-14 | 2023-03-23 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム |
Also Published As
Publication number | Publication date |
---|---|
JPH0728008B2 (ja) | 1995-03-29 |
KR900003987A (ko) | 1990-03-27 |
US4999312A (en) | 1991-03-12 |
KR910008830B1 (ko) | 1991-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02119261A (ja) | 酸化膜と窒化膜を利用したトレンチ側面壁ドーピング方法及びその半導体素子 | |
US4693781A (en) | Trench formation process | |
CA1159966A (en) | Process of forming recessed dielectric regions in a monocrystalline silicon substrate | |
US4771328A (en) | Semiconductor device and process | |
US5445989A (en) | Method of forming device isolation regions | |
US5229315A (en) | Method for forming an isolated film on a semiconductor device | |
JPS63314844A (ja) | 半導体装置の製造方法 | |
EP0854510A2 (en) | Mask removal for etching a DRAM capacitor trench | |
US20060231902A1 (en) | LOCOS trench isolation structures | |
US5512509A (en) | Method for forming an isolation layer in a semiconductor device | |
US6809004B2 (en) | Method of forming a shallow trench isolation | |
US4876214A (en) | Method for fabricating an isolation region in a semiconductor substrate | |
US5340769A (en) | Method for manufacturing semiconductor device having groove-structured isolation | |
KR0168194B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
EP0068275B1 (en) | Method for producing semiconductor devices including the use of reactive ion etching | |
US5945352A (en) | Method for fabrication of shallow isolation trenches with sloped wall profiles | |
KR930011500B1 (ko) | 반도체장치의 소자분리방법 | |
US5696022A (en) | Method for forming field oxide isolation film | |
US5763316A (en) | Substrate isolation process to minimize junction leakage | |
JPH0897202A (ja) | 半導体装置の製造方法 | |
JPS61228650A (ja) | 半導体装置の製造方法 | |
KR100241517B1 (ko) | 반도체 장치의 소자분리막 형성방법 | |
JPH0729971A (ja) | 半導体装置の製造方法 | |
KR100249026B1 (ko) | 반도체장치의 소자 격리 방법 | |
JPS59202648A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |