JPH02119247A - Pin grid array package type semiconductor device - Google Patents
Pin grid array package type semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はピングリッドアレイパッケージ型半導体装置に
関し、特に、消費電力が大きい半導体素子及び多数のリ
ードピンを有する半導体装置に好適のピングリッドアレ
イパッケージ型半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a pin grid array package type semiconductor device, and in particular to a pin grid array package type semiconductor device suitable for a semiconductor device with large power consumption and a semiconductor device having a large number of lead pins. Related to semiconductor devices.
［従来の技術］
近年、半導体基板上に形成される素子又はパターンの微
細化が促進され、バイポーラトランジスタ及びＭＯＳＦ
ＥＴ等の集積回路においては、トランジスタが高集積化
され、しかも高速化されている。このため、半導体素子
１個当りの消費電力が増加すると共に、全体の発熱量も
増大し、更に、発熱密度（電力／体積）が著しく増大し
ている。[Prior Art] In recent years, the miniaturization of elements or patterns formed on semiconductor substrates has been promoted, and bipolar transistors and MOSF
In integrated circuits such as ETs, transistors are becoming highly integrated and faster. For this reason, the power consumption per semiconductor element increases, the total amount of heat generated also increases, and furthermore, the heat generation density (power/volume) increases significantly.
第４図は、従来の高集積化されたピングリッドアレイパ
ッケージ型半導体装置を示す断面図である。ダイアタッ
チ板２２は中央に凸部を有する矩形のＣｕ−Ｗ合金製厚
板であり、この凸部が下向きとなってセラミック枠体２
１に設けられた開口部に嵌合されることによりこの開口
部を閉塞している。そして、このダイアタッチ板２２は
Ａｇ−Ｃｕろう材によりセラミック枠体２１にろう付け
されており、これによりパッケージ２０が構成されてい
る。FIG. 4 is a sectional view showing a conventional highly integrated pin grid array package type semiconductor device. The die attach plate 22 is a rectangular thick plate made of Cu-W alloy with a convex portion in the center, and the convex portion faces downward to attach to the ceramic frame 2.
By fitting into the opening provided in 1, this opening is closed. The die attach plate 22 is brazed to the ceramic frame 21 using an Ag-Cu brazing material, thereby forming the package 20.
ダイアタッチ板２２の上面にはヒートシンク２６がはん
だ付は又はねじ締め等（図示例は、はんだ付け）により
固定されて配置されている。このヒートシンク２６は表
面にアルマイト処理を施したアルミニウム製のものであ
り、上面には凹凸状の放熱フィン部が設けられており、
これにより、大きな表面積を有している。A heat sink 26 is fixed to the upper surface of the die attach plate 22 by soldering or screwing (in the illustrated example, soldering). This heat sink 26 is made of aluminum with an alumite treatment on the surface, and has uneven heat dissipation fins on the top surface.
As a result, it has a large surface area.
ダイアタッチ板２２の下面中央部には、半導体素子２４
が、熱抵抗が小さいＡｕ−３ｉろう材により固着されて
いる。A semiconductor element 24 is located at the center of the lower surface of the die attach plate 22.
is fixed by Au-3i brazing material with low thermal resistance.
半導体素子２４の電極はボンディングワイヤ２３により
セラミック枠体２１に形成されている外部端子と電気的
に接続されており、更に、セラミック枠体２１のパター
ン配線を介して、セラミック枠体２１の下面から鉛直下
方に延びるリードピン２７にも電気的に接続されている
。The electrodes of the semiconductor element 24 are electrically connected to external terminals formed on the ceramic frame 21 by bonding wires 23, and are further connected to external terminals formed on the ceramic frame 21 from the bottom surface of the ceramic frame 21 through the pattern wiring of the ceramic frame 21. It is also electrically connected to a lead pin 27 extending vertically downward.
パッケージ２０のセラミック枠体２１の下面には、金属
製のキャップ２５が固着されており、これにより半導体
素子２４及びボンディングワイヤ２３が気密的に封止さ
れている。A metal cap 25 is fixed to the lower surface of the ceramic frame 21 of the package 20, thereby hermetically sealing the semiconductor element 24 and the bonding wire 23.
前述のリードピン２７はキャップ２５の周囲のセラミッ
ク枠体２１の下面に、この下面に垂直になるようにＡｇ
−Ｃｕろう材によりろう付けされている。そして、この
リードビン２７がプリント配線板２８のスルーホール２
つを挿通し、このスルーホール２９にてリードピン２７
がプリント配線板２８にはんだ付けされている。これに
より、半導体装置とプリント配線板２８とが電気的に接
続されると共に、半導体装置はプリント配線板２８上に
固定される。The aforementioned lead pin 27 is attached to the lower surface of the ceramic frame 21 around the cap 25 so as to be perpendicular to this lower surface.
- Brazed with Cu brazing material. This lead bin 27 is connected to the through hole 2 of the printed wiring board 28.
lead pin 27 through this through hole 29.
is soldered to the printed wiring board 28. Thereby, the semiconductor device and the printed wiring board 28 are electrically connected, and the semiconductor device is fixed on the printed wiring board 28.
上述の如く構成された従来のピングリッドアレイパッケ
ージ型半導体装置は、半導体素子２４の電極面がプリン
ト配線板２８と対面する方向（図示上で、鉛直下方）に
ある構造（以下、フェイスダウン構造という）を有する
。そして、半導体装置の動作時において、半導体素子２
４から発生した熱はダイアタッチ板２２を介してヒート
シンク２６に熱伝導し、このヒートシンク２６から外気
へ対流及び輻射により放出される。これにより、半導体
素子２４の過大な温度上昇を回避している。The conventional pin grid array package type semiconductor device configured as described above has a structure in which the electrode surface of the semiconductor element 24 faces the printed wiring board 28 (vertically downward in the drawing) (hereinafter referred to as a face-down structure). ). Then, during operation of the semiconductor device, the semiconductor element 2
The heat generated from the die attach plate 22 is conducted to the heat sink 26, and is emitted from the heat sink 26 to the outside air by convection and radiation. This prevents an excessive temperature rise in the semiconductor element 24.
この従来構造を有するピングリッドアレイパッケージ型
半導体装置は、半導体素子２４から発生する熱を最短距
離で無駄なく外部へ放出するという利点を有する。The pin grid array package type semiconductor device having this conventional structure has the advantage that heat generated from the semiconductor element 24 can be radiated outside without waste over the shortest distance.
［発明が解決しようとする課題］
しかしながら、この従来の半導体装置は、半導体素子２
４の電極形成面がプリント配線板２８と対面する方向で
配置されており、セラミック枠体２１における半導体素
子２４を封止するためのキャップ２５の配置面とリード
ピン２７の配置面とが同一面であるため、半導体装置の
小型化が困難である。更に、セラミック枠体２１のリー
ドピン２７の配置領域が狭いため、リードピン２７を増
加して多ビン化することが困難である。また、上述のフ
ェイスダウン構造の半導体装置は、その製造時において
、ダイボンディング工程、ワイヤボンディング工程及び
キャップ封止工程等の作業性が悪いという問題点も有す
る。[Problems to be Solved by the Invention] However, this conventional semiconductor device has a problem in that the semiconductor element 2
The electrode formation surface of No. 4 is arranged in a direction facing the printed wiring board 28, and the arrangement surface of the cap 25 for sealing the semiconductor element 24 in the ceramic frame 21 and the arrangement surface of the lead pins 27 are on the same plane. Therefore, it is difficult to miniaturize semiconductor devices. Furthermore, since the area in which the lead pins 27 of the ceramic frame 21 are arranged is narrow, it is difficult to increase the number of lead pins 27 to increase the number of bins. Further, the face-down structure semiconductor device described above also has a problem in that workability in die bonding, wire bonding, cap sealing, and the like is poor during manufacture.
本発明はかかる問題点に鑑みてなされたものであって、
製造時における作業性が向上すると共に、小型化及び多
ピン化に好適なピングリッドアレイパッケージ型半導体
装置を提供することを目的とする。The present invention has been made in view of such problems, and includes:
It is an object of the present invention to provide a pin grid array package type semiconductor device that improves workability during manufacturing and is suitable for downsizing and increasing the number of pins.
［課題を解決するための手段］
本発明に係るピングリッドアレイパッケージ型半導体装
置は、プリント配線板に搭載されるパッケージを有する
ピングリッドアレイパッケージ型半導体装置において、
前記パッケージ内に電極形成面を前記プリント配線板と
反対側に向けて設置された半導体素子と、前記パッケー
ジとプリント配線板との両者に接触して配置されたヒー
トシンクとを有することを特徴とする。[Means for Solving the Problems] A pin grid array package type semiconductor device according to the present invention includes a pin grid array package type semiconductor device having a package mounted on a printed wiring board.
The semiconductor device is characterized by having a semiconductor element installed in the package with an electrode formation surface facing the opposite side from the printed wiring board, and a heat sink placed in contact with both the package and the printed wiring board. .
［作用］
本発明においては、パッケージ内において、半導体素子
の電極形成面がプリント配線板の反対側に向いている（
以下、これをフェイスアップ構造という）。このように
、フェイスアップ構造とすることにより、ダイボンディ
ング工程、ワイヤボンディング工程及びキャップ封止工
程における組立作業上の制約が従来に比して減少するた
め、作業性が向上する。また、パッケージにおけるキャ
ップの封止面がリードピンを配置する面とは異なるため
、パッケージにおけるリードピンの設置可能領域が広い
。これにより、装置全体を大型化することなく、リード
ピンの数を増加させることが可能になると共に、リード
ピンの数が同一であれば、半導体装置の小型化が可能で
ある。そして、ヒートシンクをパッケージとプリント配
線板との間に設置するため、半導体素子に発生した熱は
ヒートシンク及びプリント配線板の双方を介して放散さ
れ、優れた放熱効果を得ることができる。[Function] In the present invention, the electrode forming surface of the semiconductor element faces the opposite side of the printed wiring board in the package (
(Hereafter, this is referred to as a face-up structure). In this way, by adopting the face-up structure, restrictions on the assembly work in the die bonding process, wire bonding process, and cap sealing process are reduced compared to the conventional ones, so that workability is improved. Furthermore, since the sealing surface of the cap in the package is different from the surface on which the lead pins are arranged, the area in the package where the lead pins can be installed is wide. As a result, the number of lead pins can be increased without increasing the size of the entire device, and if the number of lead pins is the same, the size of the semiconductor device can be reduced. Since the heat sink is installed between the package and the printed wiring board, the heat generated in the semiconductor element is dissipated through both the heat sink and the printed wiring board, and an excellent heat radiation effect can be obtained.
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。[Embodiments] Next, embodiments of the present invention will be described with reference to the accompanying drawings.
第１図は本発明の第１の実施例に係るピングリッドアレ
イパッケージ型半導体装置の斜視図、第２図は同じくそ
の断面図である。FIG. 1 is a perspective view of a pin grid array package type semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a sectional view thereof.
セラミック枠体１は板状をなし、その中央部に凹所から
なるステッチランドが設けられており、更に、この凹所
の内側部分にその厚さ方向に貫通する開口部が形成され
ている。ダイアタッチ板２は中央に凸部を有する矩形の
板であり、Ｃｕ−Ｗ合金又はＡρＮセラミック等の熱伝
導性が優れた材料で形成されている。そして、このダイ
アタッチ板２はセラミック枠体１に設けられた前記開口
部にセラミック枠体１の下方からその凸部を嵌合させて
配置され、Ａｇ−Ｃｕろう材等によりセラミック枠体１
の下面にろう付けされている。これによりパッケージ１
０が構成されている。The ceramic frame 1 has a plate shape, and has a stitch land in the form of a recess at its center, and an opening penetrating through the thickness of the recess at the inner side of the recess. The die attach plate 2 is a rectangular plate having a convex portion in the center, and is made of a material with excellent thermal conductivity such as a Cu-W alloy or AρN ceramic. The die attach plate 2 is disposed with its convex portion fitted into the opening provided in the ceramic frame 1 from below the ceramic frame 1, and is attached to the ceramic frame 1 using an Ag-Cu brazing material or the like.
It is brazed to the bottom of the. This results in package 1
0 is configured.
半導体素子４はダイアタッチ板２の上面の凸部の中央に
Ａｕ−３ｉろう材等により接着されている。そして、こ
の半導体素子４の上面に形成されているチップパッドは
、セラミック枠体１のステッチランドに形成されている
ステッチとＡ℃細線からなるボンディングワイヤ３によ
り電気的に接続されている。また、セラミック枠体１に
はパターン配線が形成されており、セラミック枠体１の
下面の縁部にはリードピン７が前記下面に垂直に固定さ
れて配設されており、前記ステッチは前記パターン配線
を介してリードピン７に電気的に接続されている。これ
により、半導体素子４のチップパッドはボンディングワ
イヤ３及びパターン配線を介してリードピン７に導出さ
れている。半導体素子４及びボンディングワイヤ３はシ
ーム溶接により封止されたキャップ５により密閉されて
いる。The semiconductor element 4 is bonded to the center of the convex portion on the upper surface of the die attach plate 2 with Au-3i brazing material or the like. The chip pads formed on the upper surface of the semiconductor element 4 are electrically connected to the stitches formed on the stitch lands of the ceramic frame 1 by bonding wires 3 made of A.degree. C. thin wires. Further, pattern wiring is formed on the ceramic frame 1, and lead pins 7 are fixed perpendicularly to the lower surface of the ceramic frame 1 at the edge thereof, and the stitches are connected to the pattern wiring. It is electrically connected to the lead pin 7 via. Thereby, the chip pad of the semiconductor element 4 is led out to the lead pin 7 via the bonding wire 3 and the pattern wiring. The semiconductor element 4 and bonding wire 3 are sealed by a cap 5 sealed by seam welding.
ダイアタッチ板２の下面にはヒートシンク６がろう付け
されている。このヒートシンク６はアルミニウム板で成
形されており、その表面は後述する孔１１の面も含めて
アルマイト（／１１２ ｏ３）処理してあり、これによ
り表面の絶縁性を確保しである。そして、このヒートシ
ンク６はセラミック枠体１の外周部付近で垂直に立上が
ってセラミック枠体１を取り囲んでおり、そのヒートシ
ンク６の垂直に立上がった側壁部には、櫛歯状に切り込
みが設けられている。また、ヒートシンク６におけるリ
ードピン７と整合する位置には孔１１が設けられており
、セラミック枠体１の下方に延びるリードピン７はこの
孔１１を挿通してヒートシンク６よりも更に下方に延出
している。A heat sink 6 is brazed to the lower surface of the die attach plate 2. This heat sink 6 is formed of an aluminum plate, and its surface, including the surface of the hole 11 described later, is anodized (/112 o3) to ensure the insulation of the surface. The heat sink 6 rises vertically near the outer periphery of the ceramic frame 1 and surrounds the ceramic frame 1, and the vertically rising side wall of the heat sink 6 is provided with comb-shaped notches. It is being Further, a hole 11 is provided at a position in the heat sink 6 that is aligned with the lead pin 7, and the lead pin 7 extending below the ceramic frame 1 is inserted through this hole 11 and extends further below the heat sink 6. .
プリント配線板８にはスルーホール９が設けられており
、ヒートシンク６及びパッケージ１０の組立体はリード
ピン７をこのスルーホール９に挿通させてプリント配線
板８上に搭載される。り一ドビン７はスルーホール９に
てプリント配線板８にはんだ付けされている。これによ
り、本実施例のピングリッドアレイパッケージ型半導体
装置はプリント配線板８に固定されると共に、リードピ
ン７を介してプリント配線板８に形成されているパター
ン配線と電気的に接続される。The printed wiring board 8 is provided with a through hole 9, and the assembly of the heat sink 6 and the package 10 is mounted on the printed wiring board 8 by inserting the lead pins 7 into the through hole 9. The dowel 7 is soldered to a printed wiring board 8 through a through hole 9. Thereby, the pin grid array package type semiconductor device of this embodiment is fixed to the printed wiring board 8 and is electrically connected to the pattern wiring formed on the printed wiring board 8 via the lead pins 7.
本実施例においては、ヒートシンク６全体がアルマイト
処理により絶縁化されているため、ヒートシンク６の孔
１１の壁面とリードピン７とが接触して電気的にショー
トすることはない。また、従来のピングリッドアレイパ
ッケージ型半導体装置に比してセラミック枠体１の下面
のリードピン７の設置領域の面積が広いため、より多く
のり一ドピン７を設置することが可能である。更に、本
実施例においては、半導体素子４にて発生した熱がダイ
アタッチ板２を介してヒートシンク６に伝達され、更に
その一部がヒートシンク６がらプリント配線板８に伝達
されるため、ヒートシンク６及びプリント配線板８の双
方を介して放熱される。In this embodiment, since the entire heat sink 6 is insulated by alumite treatment, the wall surface of the hole 11 of the heat sink 6 and the lead pin 7 will not come into contact and cause an electrical short circuit. Furthermore, since the area where the lead pins 7 are installed on the lower surface of the ceramic frame 1 is wider than in the conventional pin grid array package type semiconductor device, it is possible to install more lead pins 7. Furthermore, in this embodiment, the heat generated in the semiconductor element 4 is transferred to the heat sink 6 via the die attach board 2, and a portion of the heat is further transferred from the heat sink 6 to the printed wiring board 8. The heat is radiated through both the printed wiring board 8 and the printed wiring board 8 .
このため、放熱効果が極めて高い。Therefore, the heat dissipation effect is extremely high.
次に、本実施例のビングリッドアレイパッケージ型半導
体装置の放熱効果を調べた結果について説明する。Next, the results of examining the heat dissipation effect of the bin grid array package type semiconductor device of this example will be explained.
一辺が１３．５ｍｍの正方形の半導体素子４を一辺が３
５開の正方形のパッケージ１０に搭載し、リードビン７
の数が１３２本のビングリッドアレイパッケージ型半導
体装置を得た。そし５て、この半導体装置に約７乃至９
Ｗの電力を供給した。このとき、ダイアタッチ板２の温
度は１１０°Ｃ、ヒートシンク６の周囲の温度は９０°
Ｃ、ダイアタッチ板２の下方のプリント配線板裏面の温
度は１００℃、セラミック枠体１の表面温度は９０℃で
あった。そして、熱抵抗は、風速が１．５ｍ ／秒のと
き、７乃至８℃／Ｗであった。このように、本実施例の
ビングリッドアレイパッケージ型半導体装置は、優れた
冷却効果を得ることができる。A square semiconductor element 4 with one side of 13.5 mm is
It is loaded in a square package 10 with 5 openings, and the lead bin 7
A bin grid array package type semiconductor device having 132 bin grid arrays was obtained. 5. Then, about 7 to 9
W power was supplied. At this time, the temperature of the die attach plate 2 is 110°C, and the temperature around the heat sink 6 is 90°C.
C. The temperature of the back surface of the printed wiring board below the die attach board 2 was 100°C, and the surface temperature of the ceramic frame 1 was 90°C. The thermal resistance was 7 to 8° C./W when the wind speed was 1.5 m 2 /sec. In this way, the bin grid array package type semiconductor device of this embodiment can obtain an excellent cooling effect.
次に、本発明の第２の実施例について説明する。Next, a second embodiment of the present invention will be described.
第３図は本発明の第２の実施例に係るビングリッドアレ
イパッケージ型半導体装置を示す断面図である。FIG. 3 is a sectional view showing a bin grid array package type semiconductor device according to a second embodiment of the present invention.
本実施例は、セラミック枠体１、ダイアタッチ板２、ボ
ンディングワイヤ３、半導体素子４、キャップ５、リー
ドビン７は第１の実施例と同様に構成されており、放熱
のための構造のみが異なっている。このため、第１の実
施例と同一物には同一符号を付してその詳細な説明を省
略する。In this embodiment, the ceramic frame 1, die attach plate 2, bonding wire 3, semiconductor element 4, cap 5, and lead bin 7 are constructed in the same manner as in the first embodiment, and only the structure for heat dissipation is different. ing. Therefore, the same components as in the first embodiment are given the same reference numerals, and detailed explanation thereof will be omitted.
プリント配線板８ａはリードピン７挿通用のスルーホー
ル９により囲まれた領域の中央部が開口されており、こ
の開口部を介してダイアタッチ板２の下面に設置された
放熱フィン１２が下方に延出している。また、ヒートシ
ンク６ｂはダイアタッチ板２を嵌合する開口部を有し、
この開口部にてダイアタッチ板２の側面と接触した状態
でプリント配線板８ａと重ね合わされて固定されている
。The printed wiring board 8a has an opening in the center of the area surrounded by the through hole 9 for inserting the lead pin 7, and the heat radiation fin 12 installed on the lower surface of the die attach board 2 extends downward through this opening. It's out. Further, the heat sink 6b has an opening into which the die attach plate 2 is fitted,
It is fixed to the printed wiring board 8a while being in contact with the side surface of the die attach board 2 through this opening.
このヒートシンク６ｂは、第１の実施例のヒートシンク
と同様に、セラミック枠体１の外周部付近で垂直に立上
がってセラミック枠体１を取り囲み、その側壁部は櫛歯
状となっている。また、セラミック枠体１の上面上には
セラミック枠体１と接触するようにしてヒートシンク６
ａが配設されている。このヒートシンク６ａの上面は凹
凸状の放熱フィン部が設けられており、これにより大き
な表面積を有している。Similar to the heat sink of the first embodiment, the heat sink 6b stands up vertically near the outer periphery of the ceramic frame 1 to surround the ceramic frame 1, and its side walls are comb-shaped. Further, a heat sink 6 is provided on the upper surface of the ceramic frame 1 so as to be in contact with the ceramic frame 1.
a is arranged. The upper surface of the heat sink 6a is provided with uneven heat dissipation fins, and thus has a large surface area.
本実施例においては、半導体素子４に発生した熱はダイ
アタッチ板２からヒートシンク６ｂ、放熱フィン１２及
びプリント配線板８ａに伝熱されると共に、セラミック
枠体１を介してヒートシンク６ａに伝熱され、更にリー
ドビン７を介してプリント配線板８ａに伝熱されて外部
へ放散される。In this embodiment, the heat generated in the semiconductor element 4 is transferred from the die attach plate 2 to the heat sink 6b, the radiation fins 12, and the printed wiring board 8a, and is also transferred to the heat sink 6a via the ceramic frame 1. Further, the heat is transferred to the printed wiring board 8a via the lead bin 7 and radiated to the outside.
本実施例のビングリッドアレイパッケージ型半導体装置
の熱抵抗は、風速が１．５ｍ ／秒のとき５’Ｃ／ Ｗ
であった。The thermal resistance of the bin grid array package type semiconductor device of this example is 5'C/W when the wind speed is 1.5 m/sec.
Met.
このように、本実施例のビングリッドアレイパッケージ
型半導体装置は多数のリードビンを配設できると共に、
優れた放熱性能を有している。In this way, the bin grid array package type semiconductor device of this embodiment can arrange a large number of lead bins, and
It has excellent heat dissipation performance.
［発明の効果］
以上説明したように本発明においては、半導体素子の電
極形成面をプリント配線板と反対側に向けて設置したフ
ェイスアップ構造としているため、ダイアタッチ板の熱
をヒートシンク及びプリント配線板に効率良く伝達でき
るので、半導体装置の熱抵抗が低く、放熱性能が優れて
いる。また、フェイスアップ構造のため、リードビンの
設置領域が広く、このため半導体装置の多ビン化が容易
に達成できるという効果を奏する。[Effects of the Invention] As explained above, in the present invention, since the semiconductor element has a face-up structure in which the electrode forming surface of the semiconductor element is installed facing the opposite side to the printed wiring board, the heat of the die attach board is transferred to the heat sink and the printed wiring board. Since it can be efficiently transmitted to the plate, the semiconductor device has low thermal resistance and excellent heat dissipation performance. Further, because of the face-up structure, the installation area for the lead bins is wide, and therefore, it is possible to easily increase the number of bins in the semiconductor device.
更に、本発明に係るビングリッドアレイパッケージ型半
導体装置は、従来のフェイスダウン構造のビングリッド
アレイパッケージ型半導体装置に比して組立工程におけ
る制約が少ないため、ダイボンディング工程、ワイヤボ
ンディング工程及びキャップ封止工程等における作業性
が向上するという効果も奏する。Furthermore, the bin grid array package type semiconductor device according to the present invention has fewer restrictions in the assembly process compared to the conventional bin grid array package type semiconductor device with a face-down structure, so it can be used in a die bonding process, a wire bonding process, and a cap sealing process. This also has the effect of improving workability in the stopping process and the like.
第１図は本発明の第１の実施例を示す斜視図、第２図は
同じくその縦断面図、第３図は本発明の第２の実施例を
示す縦断面図、第４図は従来のビングリッドアレイパッ
ケージ型半導体装置の構造を示す縦断面図である。
１．２］、、セラミック枠体、２，２２．ダイアタッチ
板、３．２３．ボンディングワイヤ、４゜２４；半導体
素子、５，２５；キャップ、６，６ａ、６ｂ、２６；ヒ
ートシンク、７，２７．り一ドピン、８．８ａ、２８；
プリント配線板、９゜２９；スルーホール、１０，２０
．パッケージ、１１；孔、１２；放熱フィンFIG. 1 is a perspective view showing a first embodiment of the present invention, FIG. 2 is a longitudinal sectional view thereof, FIG. 3 is a longitudinal sectional view showing a second embodiment of the invention, and FIG. 4 is a conventional FIG. 2 is a vertical cross-sectional view showing the structure of a bin grid array package type semiconductor device. 1.2], Ceramic frame, 2,22. Die attach plate, 3.23. Bonding wire, 4° 24; Semiconductor element, 5, 25; Cap, 6, 6a, 6b, 26; Heat sink, 7, 27. Riichidopin, 8.8a, 28;
Printed wiring board, 9°29; Through hole, 10,20
．． Package, 11; hole, 12; radiation fin
Claims (1)
ピングリッドアレイパッケージ型半導体装置において、
前記パッケージ内に電極形成面を前記プリント配線板と
反対側に向けて設置された半導体素子と、前記パッケー
ジとプリント配線板との両者に接触して配置されたヒー
トシンクとを有することを特徴とするピングリッドアレ
イパッケージ型半導体装置。(1) In a pin grid array package type semiconductor device having a package mounted on a printed wiring board,
The semiconductor device is characterized by having a semiconductor element installed in the package with an electrode formation surface facing the opposite side from the printed wiring board, and a heat sink placed in contact with both the package and the printed wiring board. Pin grid array package type semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273839A JPH02119247A (en) | 1988-10-28 | 1988-10-28 | Pin grid array package type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273839A JPH02119247A (en) | 1988-10-28 | 1988-10-28 | Pin grid array package type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02119247A true JPH02119247A (en) | 1990-05-07 |
Family
ID=17533263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273839A Pending JPH02119247A (en) | 1988-10-28 | 1988-10-28 | Pin grid array package type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02119247A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102820405A (en) * | 2012-07-17 | 2012-12-12 | 大连理工大学 | Integrated manufacturing method of silicon base plate and copper micro heat pipe of LED (light emitting diode) apparatus |
| JP2015029043A (en) * | 2013-06-26 | 2015-02-12 | 京セラ株式会社 | Electronic device and optical module |
-
1988
- 1988-10-28 JP JP63273839A patent/JPH02119247A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102820405A (en) * | 2012-07-17 | 2012-12-12 | 大连理工大学 | Integrated manufacturing method of silicon base plate and copper micro heat pipe of LED (light emitting diode) apparatus |
| JP2015029043A (en) * | 2013-06-26 | 2015-02-12 | 京セラ株式会社 | Electronic device and optical module |
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