JPH02114325A - Multiplier - Google Patents
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- JPH02114325A JPH02114325A JP63268434A JP26843488A JPH02114325A JP H02114325 A JPH02114325 A JP H02114325A JP 63268434 A JP63268434 A JP 63268434A JP 26843488 A JP26843488 A JP 26843488A JP H02114325 A JPH02114325 A JP H02114325A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２値デイジタル情報処理装置において、２の補
数表示数どうしあるいは１の補数表示数どうしの乗算を
行う乗算器に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a multiplier that performs multiplication of two's complement numbers or one's complement numbers in a binary digital information processing device.
従来の技術
従来の乗算器としては、例えば「インブルーブト アプ
ローチ トウ ジ ユース オブ ブース マルティプ
リケイシ日ン アルゴリズム」。Conventional technology Conventional multipliers include, for example, the "in-blue approach to use of Booth multiplication algorithm."
アイ・ビー・エム テクニカル ディスクロージャブリ
ティン、２７巻１１号、１９８５年４月（”ｌ５ｐｒｏ
ｖｅｄ ａｐｐｒｏａｃｈ ｔｏ ｔｈｅ ｕｓｅ ｏ
ｆ Ｂｏｏｔｈ’ｓ ｍｕｌｔｌｐＨｃａｔｉｏｎ ａ
ｌｇｏｒｉｔｈｍ”、ＩＢＭ Ｔｅｃｈｎｌｃａｌ Ｄ
ｌｓｃｌｏｓｕｒｅ ＢｕｌｌｅｔＩｎ、Ｖｏｌ、２７
．Ｎｏ、１１．Ａｐｒ、１９８５）に示されている。IBM Technical Disclosure Bulletin, Volume 27, No. 11, April 1985 ("l5pro
ved approach to the use o
f Booth's multipHcation a
IBM Technlcal D
lsclosure Bulletin, Vol, 27
．． No, 11. April, 1985).
第１７図はこの従来の乗算器のブロック図を示すもので
あり、いわゆるブースの乗算器と呼ばれる重複型の多数
ビット操作を行う乗算器である。FIG. 17 shows a block diagram of this conventional multiplier, which is a so-called Booth multiplier that performs multiple-bit operations of a redundant type.
同図において２はｎビット長の乗数格納用の記憶装置、
２４は乗数格納用の記憶装Ｒ２がら最小存意ビット側へ
のシフト（以下、右シフトと称す。）であふれた１ビッ
トを格納するための１ビットの桁上げフラグ、３はｎビ
ット長の被乗数格納用の記憶装置、２５は乗数を２ビッ
ト右シフトする乗数シフタ、２６は演算制御装置、１ｏ
はｎビット長の信号反転装置、１４は入力を３ビット符
号拡張する装置、１３は入力を２倍する装置、エエは入
力を４倍する装置、２１は入力を８倍する装置、２７は
ｎビット長の下位積格納用の記憶装置、２８は倍数選択
装置、２９は４入力加算器、３０は上位累算部分積シフ
タ、３１はｎビット長の下位積格納用の記憶装置、３２
は下位累算部分積シフタである。In the figure, 2 is a storage device for storing an n-bit multiplier;
24 is a 1-bit carry flag for storing the 1 bit overflowing from the storage device R2 for storing the multiplier to the least significant bit side (hereinafter referred to as right shift), and 3 is an n-bit long carry flag. A storage device for storing a multiplicand, 25 a multiplier shifter that shifts the multiplier by 2 bits to the right, 26 an arithmetic control unit, 1o
is an n-bit signal inversion device, 14 is a device that sign-extends the input by 3 bits, 13 is a device that doubles the input, AE is a device that quadruples the input, 21 is a device that multiplies the input by 8, 27 is n 28 is a multiple selection device; 29 is a 4-input adder; 30 is an upper cumulative partial product shifter; 31 is a storage device for storing n-bit length lower products; 32
is the lower cumulative partial product shifter.
以上のように構成された従来の乗算器について以下にそ
の動作を説明する。始めに乗数ならびに被乗数をそれぞ
れ乗数格納用の記憶装置２と被乗数格納用の記憶装置３
に入力すると共に、下位積格納用の記憶装置２７と下位
積格納用の記憶装置３１と桁上げフラグ２４をＯにクリ
アする。演算制御装置２６の出力はブースのアルゴリズ
ムに従って、乗数格納用の記憶装置２の下位４ビットと
桁上げフラグ２４とから決定される。倍数選択装置１１
１ｍ２８により８つの信号の中から選択された３つの信
号と下位積格納用の記憶装置２７の出力は４入力加算器
２９により加算される。演算後、乗数シフタ２５と上位
累算部分積シフタ３０と下位累算部分積シフタ３２はい
ずれも右に算術シフトし、それぞれ所定の記憶装置にシ
フト結果を格納する。The operation of the conventional multiplier configured as described above will be described below. First, the multiplier and the multiplicand are stored in a storage device 2 for storing the multiplier and a storage device 3 for storing the multiplicand, respectively.
At the same time, the storage device 27 for storing the lower product, the storage device 31 for storing the lower product, and the carry flag 24 are cleared to O. The output of the arithmetic and control unit 26 is determined from the lower four bits of the storage device 2 for storing the multiplier and the carry flag 24 according to Booth's algorithm. Multiple selection device 11
The three signals selected from the eight signals by 1m28 and the output of the storage device 27 for storing lower product are added by a four-input adder 29. After the calculation, the multiplier shifter 25, the upper cumulative partial product shifter 30, and the lower cumulative partial product shifter 32 all perform an arithmetic shift to the right, and store the shift results in respective predetermined storage devices.
以上の演算及びシフトは、ｎ ／ ４ （小数以下切り
上げ）回繰り返される。乗算結果は下位積格納用の記憶
装置２７と下位積格納用の記憶装置３１に上位と下位に
別れて格納される。The above operations and shifts are repeated n/4 times (rounded up to the nearest whole number). The multiplication results are stored in a storage device 27 for storing lower products and a storage device 31 for storing lower products separately into upper and lower parts.
次に第１８図は第２の従来の乗算器のブロック図を示す
ものであり、非重複型の多数ビット操作を行う乗算器で
ある。同図において１はｎビット長の部分積格納用の記
憶装置、２は乗数格納用の記憶装置、３はｎビット長の
被乗数格納用の記憶装置、２１は入力を８倍する装置、
１１は入力を４倍する装置、１６は入力を２倍する装置
、１８は入力を３ビット符号拡張する装置、３３は（ｎ
＋３）ビット長の入力ゲート装置、３４は５入力加算器
である。Next, FIG. 18 shows a block diagram of a second conventional multiplier, which is a multiplier that performs non-overlapping multi-bit operations. In the figure, 1 is a storage device for storing an n-bit long partial product, 2 is a storage device for storing a multiplier, 3 is a storage device for storing an n-bit long multiplicand, 21 is a device for multiplying the input by 8,
11 is a device that quadruples the input, 16 is a device that doubles the input, 18 is a device that sign-extends the input by 3 bits, and 33 is (n
+3) Bit-long input gate device, 34 is a 5-input adder.
以上のように構成された第２の従来の乗算器について以
下にその動作を説明する。始めに乗数ならびに被乗数を
それぞれ乗数格納用の記憶装置２と被乗数格納用の記憶
装置３に入力すると共に、部分積格納用の記憶装置１を
０にクリアする。乗数格納用の記憶装置２の下位４ビッ
トにより各対応する４つの入力ゲート装置３３を開閉し
、これら４つの出力は部分積格納用の記憶装置１との出
力と合わせて５入力加算器３４により加算される。The operation of the second conventional multiplier configured as described above will be described below. First, the multiplier and the multiplicand are input into the multiplier storage storage device 2 and the multiplicand storage storage device 3, respectively, and the partial product storage storage device 1 is cleared to zero. The four corresponding input gate devices 33 are opened and closed by the lower 4 bits of the storage device 2 for storing multipliers, and these four outputs are combined with the output from the storage device 1 for storing partial products and sent to the 5-input adder 34. will be added.
演算後、乗数格納用の記憶装置２を４ビット右シフトし
、和を部分積格納用の記憶装置１とその右の乗数格納用
の記憶装置２の最上位ビットに寄せて格納する。以上の
演算及びシフトは、ｎ／４（小数以下切り上げ）回繰り
返される。乗算結果は部分積格納用の記憶装置１と乗数
格納用の記憶装置２に上位と下位に別れて格納される。After the calculation, the storage device 2 for storing the multiplier is shifted to the right by 4 bits, and the sum is stored in the most significant bit of the storage device 1 for storing the partial product and the storage device 2 for storing the multiplier on its right. The above calculations and shifts are repeated n/4 times (rounded up to the nearest whole number). The multiplication results are stored separately in upper and lower parts in a storage device 1 for storing partial products and a storage device 2 for storing multipliers.
発明が解決しようとする課題
しかしながら上記のような構成では、４ビットのブース
のアルゴリズムを用いた場合４入力の並列加算器が必要
となるため、これをウォリス（Ｗａｌｌａｃｅ）のトリ
ーで実現しようとすると２つの桁上げ保存加算器（以下
Ｃ８Ａと略す）と１つの桁上げ伝搬加算器（以下ＣＰＡ
と略す）を乗算器ハードウェアとして具備しなければな
らない。そのために乗算器の機構と制御が複雑となる。Problems to be Solved by the Invention However, in the above configuration, if a 4-bit Booth algorithm is used, a 4-input parallel adder is required. Two carry save adders (hereinafter referred to as C8A) and one carry propagation adder (hereinafter referred to as CPA)
) must be provided as multiplier hardware. Therefore, the mechanism and control of the multiplier become complicated.
しかも乗算器の信号伝搬遅延時間は主に加算の回数によ
り決まるため、上記のウォリスのトリーでは加算のため
に２段分のＣ８Ａと１段分のＣＰＡを信号が通過するた
めの時間を費やし、全体として乗算処理のために要する
時間が長くなるという問題点を有していた。Moreover, since the signal propagation delay time of a multiplier is mainly determined by the number of additions, in the Wallis tree described above, it takes time for the signal to pass through two stages of C8A and one stage of CPA for addition. Overall, there was a problem in that the time required for the multiplication process was long.
また一般的に従来の非重複型の多数ビット走査手法を用
いた乗算器においては、乗数ビットをブロックに分割し
て１サイクルあたりの乗数走査ビット数をｍとすると、
演算回路の入力に被乗数の１から（２ｍ−１）倍までの
倍数値を生成する機構を用意せねばならず、そのための
処理時間もｍが第１表
、木きくなるにつれて指数関数的に長くなる。In general, in a multiplier using a conventional non-overlapping multi-bit scanning method, if the multiplier bits are divided into blocks and the number of multiplier scanning bits per cycle is m, then
It is necessary to prepare a mechanism for generating multiple values from 1 to (2m-1) times the multiplicand at the input of the arithmetic circuit, and the processing time for this increases exponentially as m becomes larger as shown in Table 1. Become.
例えば第１表は従来の乗算器における被乗数Ａの倍数合
成に使用するＡの２のべき乗倍数の組み合わせの最適化
例であるが、従来の非重複ビット走査方式で一度に４ビ
ットづつ走査しようとすると４つの（ｎ＋３）ピット幅
の久方ゲート装置と（ｎ＋４）ビット幅の５入力の加算
器が必要になる。もしこれを修正して同表に示すように
被乗数Ａの符号反転数−八を久方の一つとして加えるこ
とにより加算器の久方数を減らすことを試みても、依然
として４入力の加算器が必要であり、また被乗数Ａの倍
数合成のための２のべき乗倍数の組み合わせの一部に不
規則性が加わったことにより被乗数Ａの倍数合成のため
の信号処理・選択の方法が著しく複雑となる。For example, Table 1 shows an example of optimizing combinations of power-of-2 multiples of A used to synthesize multiples of the multiplicand A in a conventional multiplier. Then, four (n+3) pit width Kuga gate devices and an (n+4) bit width five-input adder are required. Even if we try to reduce the number of adders by modifying this and adding the sign-inverted number of multiplicand A - 8 as one of the numbers as shown in the same table, it will still be a 4-input adder. In addition, due to irregularities added to some of the combinations of power-of-2 multiples for multiple synthesis of multiplicand A, the signal processing and selection method for multiple synthesis of multiplicand A becomes extremely complicated. Become.
以上で見たように、一般的に従来のｎ／４回の乗算サイ
クルでｎビット×ｎビットの乗算を実行できる乗算器で
は少なくとも４入力以上の加算器が必要であった。As seen above, in general, a conventional multiplier that can perform n-bit x n-bit multiplication in n/4 multiplication cycles requires an adder with at least four inputs.
本発明はかかる点に鑑み、演算に供する装置を３入力加
算器に限ることによりハードウェア量を大幅に削減し、
しかもＡの１から（２園−１）倍までの倍数値を生成す
る機構を使わず、従来の乗算器よりも高速な演算処理が
可能であるような乗算器を提供することを目的とする。In view of this, the present invention significantly reduces the amount of hardware by limiting the device used for calculation to a 3-input adder.
Furthermore, the objective is to provide a multiplier that can perform faster arithmetic processing than conventional multipliers without using a mechanism for generating multiple values from 1 to (2-1) times A. .
課題を解決するための手段
本発明は上記の課題を解決するため、ｎをある４以上の
自然数としたときに、ｎビット長の書き替え可能な部分
積格納用の記憶装置と、最小存意ビット（以下ＬＳＢと
略す）側（以下右側、もしくは右と略す）へ４ビット単
位でシフトすることができるｎビット長の書き替え可能
な乗数格納用の記憶装置と、ｎビット長の被乗数格納用
の記憶装置と、前記乗数格納用の記憶装置の最下位４ビ
ットの出力をデコードして被乗数の倍数を選択するため
の制御信号を出力する倍数選択制御装置と、前記被乗数
格納用の記憶装置から出力された被乗数の値をシフトし
て被乗数の倍数を生成すると共に倍数選択制御装置から
の制御信号に従ってこれら被乗数の倍数の中から２つを
選択するための倍数生成選択装置と、前記部分積格納用
の記憶装置の出、力と前記倍数生成選択装置からの２つ
の出カ全てを加算し前記部分積格納用の記憶装置と乗数
格納用の記憶装置に対して結果の和を出方し格納する（
ｎ＋４）ビット長の３入力加算器を具備した乗算器であ
る。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a memory device for storing n-bit rewritable partial products, and a storage device for storing partial products with a length of n bits, where n is a certain natural number of 4 or more. A storage device for storing an n-bit long rewritable multiplier that can be shifted to the bit (hereinafter abbreviated as LSB) side (hereinafter abbreviated as right or right) in units of 4 bits, and a storage device for storing an n-bit long multiplicand. a multiple selection control device that outputs a control signal for decoding the output of the lowest 4 bits of the storage device for storing a multiplicand and selecting a multiple of the multiplicand; and a storage device for storing the multiplicand; a multiple generation selection device for shifting the value of the output multiplicand to generate multiples of the multiplicand and selecting two of the multiples of the multiplicand according to a control signal from a multiple selection control device; and the partial product storage. The output of the storage device for the multiplier and the two outputs from the multiple generation selection device are added together, and the sum of the results is output and stored in the storage device for storing partial products and the storage device for storing multipliers. do(
This is a multiplier equipped with a 3-input adder with a length of n+4) bits.
作 用
本発明は、非重複型の多数ビット走査乗法を採用したこ
とにより乗数働被乗数の語長をｎとしたときｎ／４回の
乗算サイクルの繰り一返しのみにより乗算を可能にする
と共に、乗数ビットを排他的に４ビットづつのブロック
に分割して走査する際にこのブロック間で２４単位の桁
上げを定義す゛ると。Effect of the Invention The present invention adopts a non-overlapping multi-bit scanning multiplication method, thereby making it possible to perform multiplication by only repeating n/4 multiplication cycles, where n is the word length of the multiplier working multiplicand. When the multiplier bits are exclusively divided into blocks of 4 bits each and scanned, a carry of 24 units is defined between the blocks.
必要な被乗数の倍数の数を効果的に削減できることに着
目し、ブロック間の桁上げ（以下これを群桁上げと呼ぶ
）装置を実現すること及び被乗数の倍数を合成するため
の被乗数の２．４．８倍数を適当に組み合わせることに
より実質的に被乗数の１から（２４−１）倍までの倍数
値を生成拳保持する装置を不要にし、かつこれら倍数値
の選択装置を前略化し、かつ乗算に用いられる加算器の
入力数を３入力にまで減らすことを可能とする。Focusing on the fact that the number of required multiples of the multiplicand can be effectively reduced, we have realized a carry (hereinafter referred to as group carry) device between blocks and a 2. 4. By appropriately combining 8 multiples, multiple values from 1 to (24-1) times the multiplicand can be generated. The device for holding the fist can be eliminated, the device for selecting these multiple values can be simplified, and the multiplier can be multiplied. This makes it possible to reduce the number of inputs of an adder used for this to three inputs.
実施例
以下本発明の二つの実施例の乗算器について、図面を参
照しながら説明する。Embodiments Hereinafter, multipliers according to two embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の乗算器の特徴を表す全体構成ブロック
図であり、図において１は部品状格納用の記憶装置、２
は乗数格納用の記憶装置、３は被乗数格納用の記憶装置
、４はは倍数選択制御装置、５は倍数生成選択装置、６
は３入力加算器である。FIG. 1 is a block diagram showing the overall configuration of the multiplier according to the present invention. In the figure, 1 is a storage device for storing parts;
is a storage device for storing multipliers, 3 is a storage device for storing multiplicands, 4 is a multiple selection control device, 5 is a multiple generation selection device, 6
is a three-input adder.
第１の実施例は本発明において２の補数表示数の乗算を
行なう乗算器の一例である。第２図は本発明の第１の実
施例における乗算器のブロック構成図である。以下の記
述中で被乗数を記号Ａで、乗数を記号Ｂで、得られた最
終結果の積を記号Ｐで表す。また被乗数Ａ１ 乗数Ｂ
の語長をｎビットとし、得られた積Ｐの語長を２ｎビッ
トとする。The first embodiment is an example of a multiplier that performs multiplication of two's complement numbers in the present invention. FIG. 2 is a block diagram of a multiplier in the first embodiment of the present invention. In the following description, the symbol A represents the multiplicand, the symbol B represents the multiplier, and the symbol P represents the product of the final result obtained. Also, multiplicand A1 multiplier B
Let the word length of the product P be n bits, and the word length of the obtained product P be 2n bits.
第２図において１はｎビット長の部分積格納用の記憶装
置、２はｎビット長の乗数格納用の記憶装置、３はｎビ
ット長の被乗数格納用の記憶装置１．７は群桁上げ生成
装置、８は４ビットのインクリメンタ、９は群桁上げを
次の乗算サイクルまで保存しておくための１ビットの記
憶装置１ｆｆｉ、１０は乗算器の語長分の信号反転装置
、１１は入力を４倍する装置、１２は入力を４倍して３
を加える装置、１３は入力を８倍して７を加える装置、
１４と１５は入力を１ビット符号拡張する装置、１６は
入力を２倍する装置、１７は４ビットのインクリメンタ
５からの制御入力に従って６つのＡの倍数の中から２つ
を選択し符号拡張し、かつ３入力加算器１８への２つの
桁上げ入力信号を生成するための装置（倍数選択装置兼
桁上げ制御装置）、１８は入力を３ビット符号拡張する
装置、１９は２つの桁上げ入力を持つ３入力加算器、２
０は乗算器のループ中で信号伝播のタイ゛ミングをとる
ためのラッチである。第１１．１２図に示したよ・うに
１７は左右のユニツ） １７ ａ、 １７ ｂに分か
れているとみなしてもよい。ユニット１７ ａ、 １
７ ｂはそれぞれ３つのＡの倍数の中から１つを選択し
符号拡張し、かつ３入力加算器１９への１つの桁上げ入
力信号を生成するための装置である。１９は第１３図に
示すようにウォリスのトリーを使えば、一つのＣ８Ａ七
−つのＣＰＡのみ７構成される。In FIG. 2, 1 is a memory device for storing n-bit long partial products, 2 is a memory device for storing n-bit long multipliers, 3 is a memory device for storing n-bit long multiplicands, and 7 is a group carry. 8 is a 4-bit incrementer; 9 is a 1-bit storage device 1ffi for storing the group carry until the next multiplication cycle; 10 is a signal inversion device for the word length of the multiplier; 11 is a 4-bit incrementer; A device that multiplies the input by 4, 12 multiplies the input by 4 and calculates 3
13 is a device that multiplies the input by 8 and adds 7.
14 and 15 are devices that sign extend the input by 1 bit, 16 is a device that doubles the input, and 17 is a device that selects two of the six multiples of A according to the control input from the 4-bit incrementer 5 and sign-extends the input. and a device for generating two carry input signals to the three-input adder 18 (multiple selection device and carry control device); 18 is a device for 3-bit sign extension of the input; 19 is a device for two carry inputs; 3-input adder with inputs, 2
0 is a latch for timing signal propagation in the multiplier loop. As shown in Figure 11.12, 17 can be considered to be divided into left and right units (17a and 17b). Unit 17 a, 1
7b is a device for selecting and sign-extending one of the three multiples of A, and generating one carry input signal to the three-input adder 19. As shown in FIG. 13, if Wallis tree is used, 19 is composed of only one C8A and seven CPAs.
以下この第１の実施例の乗算器について、本発明で新た
に導入された原理を説明する。The principles newly introduced in the present invention regarding the multiplier of the first embodiment will be explained below.
この実施例の乗算器の構成は従来の乗算器にない次の３
つの原理を採用している。The configuration of the multiplier in this embodiment is the following three, which are not found in conventional multipliers.
It uses two principles.
第一に本発明では、第２表に示したように被乗数Ａの倍
数合成規則に群桁上げという概念を導入することにより
、見かけ上１サイクル当りの乗数走査ピット数ｍを１ビ
ット減らすのと同等の効果が得られる。即ち各サイクル
において２論Ａを次の乗算サイクルで加算することによ
り、現在の乗算サイクルでは既に２■Ａが加算されたも
のとして処理することができる。次の乗算サイクルにお
ける２■Ａの加算は、単にｍビットの乗数走査ビットに
１を加えるだけでよい。これは第１の実施例では４ビッ
トのインクリメンタとして実現されている。First, in the present invention, by introducing the concept of group carry into the multiple synthesis rules for multiplicand A, as shown in Table 2, the number m of multiplier scanning pits per cycle is apparently reduced by 1 bit. The same effect can be obtained. That is, by adding binary A in each cycle in the next multiplication cycle, it is possible to process the current multiplication cycle as if 2■A had already been added. The addition of 2.multidot.A in the next multiplication cycle is simply adding 1 to the m multiplier scan bits. This is implemented as a 4-bit incrementer in the first embodiment.
換言すれば次の乗算サイクルにおいて２■Ａを重複して
加えるこ七、つまり乗数走査ビットに１を加えるという
情報を現在のサイクルから次のサイクルへ、伝えるため
の信号が群桁上げである。In other words, the group carry is a signal for transmitting information about adding 2■A redundantly in the next multiplication cycle, that is, adding 1 to the multiplier scanning bit, from the current cycle to the next cycle.
第二に被乗数Ａの倍数を合成するために必要なＡの２の
補数を生成するための装置を大幅に簡略化している。一
般に１の補数形式の数体系を採用している情報処理装置
では符号反転数を得るのに各ビットの値を反転させるだ
けでよいが、２の補数形式を使用している情報処理装置
では各ビットを反転させた後１を加えなければならない
。そのため各ビットの信号反転装置に加えて１を加算す
るためのｎビットのインクリメンタを要し、結果として
信号伝搬の遅れと、装置のハードウェアｍ増大を招く。Second, the device for generating the two's complement of A required for synthesizing multiples of the multiplicand A is greatly simplified. In general, information processing devices that use a 1's complement number system only need to invert the value of each bit to obtain a sign-inverted number, but information processing devices that use a 2's complement number system only need to invert the value of each bit. After inverting the bit, we must add 1. Therefore, in addition to a signal inversion device for each bit, an n-bit incrementer for adding 1 is required, resulting in a delay in signal propagation and an increase in the hardware m of the device.
これを避けるため本実施例では以下に述べる二つの工夫
を行なうことにより上記１を加えるためのインクリメン
タを不要にしている。In order to avoid this, in this embodiment, the following two measures are taken to eliminate the need for an incrementer for adding 1 above.
一つめは符号反転数生成時にのみアクティブとなる２つ
の信号を３入力加算器１θの２つの桁上げ入力に入れる
こと、二つめは符号反転数が入力されるべき２ビット、
３ビットのシフト回路に予めそれぞれ３と７を加えてお
くことである。これは■を加えて４もしくは８倍するこ
とは、まず４もしくは８倍をしておいてから３と７をそ
れぞれ加え、最後に各々に１を加えることと等価である
ことを意味している。しかも第８．９図に示したように
４．８倍した数にそれぞれ３，７を加える装置は配線の
みにより実現でき、実質的に何らのハードウェアを消費
しないことがわかる。The first is to input two signals that are active only when generating the sign-inverted number to the two carry inputs of the 3-input adder 1θ, and the second is to input the 2 bits into which the sign-inverted number should be input.
The first step is to add 3 and 7 to the 3-bit shift circuit in advance. This means that adding ■ and multiplying by 4 or 8 is equivalent to first multiplying by 4 or 8, then adding 3 and 7, respectively, and finally adding 1 to each. . Furthermore, it can be seen that the device that adds 3 and 7 to a number multiplied by 4.8, as shown in FIG. 8.9, can be realized only by wiring, and virtually no hardware is consumed.
第三に乗数走査ビットの各バタンに対する被乗数Ａの倍
数合成規則を最適化することにより倍数生成のためのハ
ードウェア量を最小化している。Third, the amount of hardware for multiple generation is minimized by optimizing the multiple composition rules for the multiplicand A for each bump of the multiplier scanning bits.
第２表は本実施例の１乗算サイクルにおけるデコード方
式である。この倍数合成規則はこの第２表に示したよう
に被乗数Ａの２のべき乗倍数（２゜４．８倍数）とそれ
らの符号反転数の内のいくつかを適当に組み合わせるこ
とにより１から（２ｍ−１）倍までのＡの倍数を得るた
めのものである。Table 2 shows the decoding method in one multiplication cycle of this embodiment. As shown in Table 2, this multiple synthesis rule can be used to convert from 1 to (2 m -1) It is for obtaining multiples of A up to times.
第２表に示したように合成パタンに規則性を持たせ、用
意するＡの２のべき乗数を減らしたことにより信号選択
の幅を小さくして倍数選択装置を縮小している。As shown in Table 2, by giving regularity to the composite pattern and reducing the number of powers of 2 of A to be prepared, the range of signal selection is reduced and the multiple selection device is downsized.
第２表
＊Ｃｇは群桁上げを表す
以上のように構成された第１の実施例の乗算器に°つい
て、第２図を参照しながらその動作を説明する。Table 2 *Cg represents group carry. The operation of the multiplier of the first embodiment configured as described above will be explained with reference to FIG.
まず初めに被乗数Ａ及び乗数Ｂをそれぞれ被乗数格納用
の記憶装置３１乗数格納用の記憶装置２に格納し、部分
積格納用の記憶装置１と群桁上げ格納用の１ビットの記
憶装置９の記憶内容をＯにクリアする。次に乗数Ｂの最
下位４ビットの値が４ビットのインクリメンタ８に入力
され、インクリメンタ８の出力は左右の倍数選択装置兼
桁上げ制御装置１７ａ、ｂへ入力される。その後にイン
クリメンタ８の４ビットの出力と乗数格納用の記憶装置
２の２３位のビット（右から４桁目のビット）の出力か
ら群桁上げ生成装置７において次の群桁上げが求められ
、群桁上げ格納用の１ビットの記憶装置９に格納される
。一方被乗数格納用の記憶装置３からの出力は入力を４
倍する装置１１．１ビット符号拡張する装置１４、入力
を２倍する装ｒｌｌｉｅに入力され、同時に３からの出
力は乗算器の語長分の信号反転装置１０を通り、入力を
４倍して３を加える装置１２、入力を８倍して７を加え
る装置１３、入力を１ビット符号拡張する装置１５に入
力される。１１〜１６の出力は、６つの倍数の中から２
つを選択し符号拡張し、かつ加算器の桁上げ入力信号を
生成するための装置１７に入力され、１７では８からの
制御信号に従って１１１〜１３の中から一つ、及び１４
〜１６の中から一つの信号を選択し、それぞれを３入力
加算器１９への２つの信号線に出力する。またこれとは
別に３入力加算器１９への２つの桁上げ信号は８からの
入力をデコードすることにより発せられる。First, the multiplicand A and the multiplier B are respectively stored in the storage device 31 for storing the multiplicand and the storage device 2 for storing the multiplier. Clear the memory contents to O. Next, the value of the lowest 4 bits of the multiplier B is input to a 4-bit incrementer 8, and the output of the incrementer 8 is input to the left and right multiple selection devices/carry control devices 17a, b. After that, the next group carry is determined by the group carry generator 7 from the 4-bit output of the incrementer 8 and the output of the 23rd bit (4th bit from the right) of the multiplier storage storage device 2. , are stored in a 1-bit storage device 9 for group carry storage. On the other hand, the output from the storage device 3 for storing the multiplicand is the input 4.
Multiplying device 11. 1-bit sign extension device 14 is input to the input doubling device rllie, and at the same time the output from 3 passes through the signal inverting device 10 for the word length of the multiplier, and the input is multiplied by 4. It is input to a device 12 that adds 3, a device 13 that multiplies the input by 8 and adds 7, and a device 15 that sign-extends the input by 1 bit. Outputs 11-16 are 2 out of 6 multiples.
one from 111 to 13 and one from 14 according to control signals from 8.
. . . 16 and outputs each signal to two signal lines to a three-input adder 19. Additionally, two carry signals to the 3-input adder 19 are generated by decoding the input from 8.
受は手の３入力加算器１９では、１７からの前記２つの
（ｎ＋３）ビット出力と２つの桁上げ信号と、部分積格
納用の記憶袋ｆｆ１ｌからの信号を入力を３ビット符号
拡張する装置１８を通して符号拡張した（ｎ＋３）ビッ
トの入力全部を加え合わせて（ｎ＋４）ビットの出力を
得る。次に乗数格納用の記憶装置２は右へ４ピツトシフ
トされる。左側の空いた４ビットには任意の値が入り得
る。最後に先に得られていた３入力加算器１９の（ｎ＋
４）ビットの和を表す出力は部分積格納用の記憶装置１
と乗数格納用の記憶装ｒＩ１２に帰還されて格納される
。その際和の下位４ビットは乗数格納用の記憶装置２の
右シフトで空いた最上位の４ビットに、和の残りの上位
ｎビットは部分積格納用の記憶装置１に左右同じ向きに
格納される。The 3-input adder 19 receives the two (n+3)-bit outputs from 17, the two carry signals, and the signal from the memory bag ff1l for storing partial products. All (n+3) bit inputs sign-extended through 18 are added together to obtain an (n+4) bit output. Next, the storage device 2 for storing multipliers is shifted four pits to the right. Any value can be entered into the four empty bits on the left. Finally, (n+
4) The output representing the sum of bits is stored in storage device 1 for storing partial products.
and is fed back and stored in the storage device rI12 for storing multipliers. At this time, the lower 4 bits of the sum are stored in the most significant 4 bits vacated by right shifting of the storage device 2 for storing multipliers, and the remaining upper n bits of the sum are stored in the storage device 1 for storing partial products in the same left and right direction. be done.
以上の初期設定以外の動作をｎ／４回（ｎ／４の小数点
以下は繰り上げ）繰り返せば最終的に部分積格納用の記
憶装置１の右に乗数格納用の記憶装置２を連結した２０
ビットの記憶装置に積Ｐ＝ＡＸＢが得られる。By repeating the above operations other than the initial settings n/4 times (rounding up the decimal point of n/4), you will finally have a memory device 2 for storing multipliers connected to the right of memory device 1 for storing partial products.
The product P=AXB is obtained in the storage of bits.
以上のように第１の実施例によればｎビットの２の補数
表示数どうしの乗算をｎ／４回の乗算サイクルの繰り返
しにより実行できる。本実施例の乗算器はハードウェア
量を削減し信号伝搬の遅延時間を最小化しであるのでマ
イクロプロセッサなどの計算機では１乗算サイクルに相
当する１クロツクを短縮し得る。As described above, according to the first embodiment, multiplication of n-bit two's complement numbers can be performed by repeating n/4 multiplication cycles. Since the multiplier of this embodiment reduces the amount of hardware and minimizes the delay time of signal propagation, it is possible to shorten one clock corresponding to one multiplication cycle in a computer such as a microprocessor.
以下本発明の第２の実施例の乗算器について、図面を参
照しながら説明する。第２の実施例は本発明において１
の補数表示数の乗算を行なう乗算器の、１例である。第
１５図は本発明の第２の実施例における乗算器のブロッ
ク構成図である。同図において１．２．３．７．８．９
．１０．１１．１４．１５．１Ｂ、１７．１８は第１図
のそれと同じである。２１は入力を８倍する装置、２２
は４ビットのインクリメンタ８からの制御入力に従って
６つのＡの倍数の中から２つを選択し符号拡張するため
の装置、２３は第１の実施例と異なり桁上げ入力のない
３入力加算器である。第１５図の２２は第２図の１７の
ように桁上げ入力のない３入力加算器２３への桁上げ入
力信号を生成しないでよいところだけが異なる。A multiplier according to a second embodiment of the present invention will be described below with reference to the drawings. The second embodiment is 1 in the present invention.
This is an example of a multiplier that performs multiplication by the complement representation of . FIG. 15 is a block diagram of a multiplier in a second embodiment of the present invention. In the same figure, 1.2.3.7.8.9
．． 10.11.14.15.1B and 17.18 are the same as those in FIG. 21 is a device that multiplies the input by 8, 22
23 is a device for selecting and sign-extending two of the six multiples of A according to the control input from the 4-bit incrementer 8, and 23 is a 3-input adder that does not have a carry input, unlike the first embodiment. It is. 22 in FIG. 15 differs from 17 in FIG. 2 in that it does not need to generate a carry input signal to the three-input adder 23 without a carry input.
以下この第２の実施例の乗算器について、第１の実施例
の乗算器との違いを基にしてその動作を説明する。１の
補数表示数の乗算を行なう乗算器においては被乗数Ａの
符号反転数−Ａを得るのに各ビットの値を反転させるだ
けでよいので被乗数格納用の記憶装置３の出力は各ビッ
トの信号反転装置１０を通った時点で既に−Ａになって
いる。The operation of the multiplier of the second embodiment will be explained below based on the differences from the multiplier of the first embodiment. In a multiplier that performs multiplication by one's complement numbers, it is only necessary to invert the value of each bit to obtain the sign-inverted number -A of the multiplicand A, so the output of the storage device 3 for storing the multiplicand is the signal of each bit. By the time it passes through the reversing device 10, it has already become -A.
従って入力を４倍する装ＷＬ１１、入力を８倍する８Ｉ
ａ２１において第１の実施例のようにそれぞれ３と７を
加える必要はない。同じく６つのＡの倍数の中から２つ
を選択し符号拡張するための装置２２°から３入力加算
器２３へ桁上げ入力信号を送出することもない。最終的
に部分積格納用の記憶装置１の右に乗数格納用の記憶装
置２を連結した２ｎビットの記憶装置に１の補数表示形
式の積Ｐ：ＡＸＢが得られる。Therefore, WL11 multiplies the input by 4, and 8I multiplies the input by 8.
There is no need to add 3 and 7 to a21 as in the first embodiment. Similarly, no carry input signal is sent to the three-input adder 23 from the device 22° for selecting and sign-extending two of the six multiples of A. Finally, the product P:AXB in 1's complement representation format is obtained in a 2n-bit storage device in which a storage device 2 for storing multipliers is connected to the right of storage device 1 for storing partial products.
以上の違いの他は第１の実施例の乗算器と第２の実施例
の乗算器は同じである。Other than the above differences, the multiplier of the first embodiment and the multiplier of the second embodiment are the same.
以上のように第２の実施例の乗算器によれば、６つのＡ
の倍数の中から２つを選択し符号拡張するための装置２
２において桁上げ入力信号を生成しないこと、及び３入
力加算器に桁上げ入力がないことにより第１の実施例の
乗算器よりも素子数が少なく高速な乗算器を構成するこ
とができる。As described above, according to the multiplier of the second embodiment, six A
Device 2 for selecting and sign extending two multiples of
By not generating a carry input signal in Embodiment 2 and by not having a carry input in the three-input adder, it is possible to construct a multiplier with fewer elements and higher speed than the multiplier of the first embodiment.
なお、第１の実施例の乗算器と第２の実施例の乗算器に
おいて部分積格納用の記憶装置１と乗数格納用の記憶装
置２を、書き替え制御信号がアクティブになる場合のエ
ツジに対してエツジトリガがか、かるようにすることに
より、タイミング合わせのためのラッチ２０を除いたよ
うな他の実施例を構成することもできる。In addition, in the multiplier of the first embodiment and the multiplier of the second embodiment, the storage device 1 for storing partial products and the storage device 2 for storing multipliers are set to the edge when the rewriting control signal becomes active. On the other hand, other embodiments can be constructed in which the latch 20 for timing adjustment is omitted by providing an edge trigger.
発明の詳細
な説明したように、本発明によれば乗算器で使用する加
算器の入力数を３入力にまで減らすことを可能とする。As described in detail, according to the present invention, it is possible to reduce the number of inputs of an adder used in a multiplier to three inputs.
更に乗数ビットを排他的に４ビットづつのブロックに分
割して走査する際に群桁上げという概念を導入すること
により被乗数の倍数の数を削減できると共に被乗数の倍
数を生成するための特別な装置を不要にすることが可能
となる。従来の乗算器と比較してハードウェア量が小さ
く簡単になったにもかかわらずｎ／４回の乗算サイクル
の繰り返しにのみによってｎビット×ｎビットの乗算を
高速に実行できる。また本発明の乗算器は若干のハード
ウェアの変更のみにより２の補数表示数どうしの乗算に
も１の補数表示数どうしの乗算にも対応できるという効
果も有する。Furthermore, the number of multiples of the multiplicand can be reduced by introducing the concept of group carry when scanning the multiplier bits by dividing them into blocks of 4 bits each, and a special device for generating multiples of the multiplicand. It becomes possible to make it unnecessary. Although the amount of hardware is smaller and simpler than conventional multipliers, n-bit×n-bit multiplication can be performed at high speed by repeating only n/4 multiplication cycles. The multiplier of the present invention also has the advantage that it can handle multiplication between two's complement numbers and one's complement numbers by only making slight hardware changes.
第１図は本発明の乗算器の特徴を表す全体構成ブロック
図、第２図は本発明の第１の実施例における乗算器の構
成を示すブロック図、第３図は第１．２の実施例におけ
る群桁上げ生成装置の構成図、第４図は同実施例におけ
る４ビットのインクリメンタの構成図、第５図は同実施
例における入力を１ビット符号拡張する装置の構成図、
第６図は同実施例における入力を２倍する装置の構成図
、第７図は同実施例における入力を４倍する装置の構成
図、第８図は同実施例における入力を４倍して３を加え
る装置の構成図、第９図は同実施例における入力を８倍
して７を加える装置の構成図、第１０図は同実施例にお
ける入力を３ビット符号拡張する装置の構成図、第１１
図と第１２図は第１の実施例における倍数選択装置の構
成図、第１３図は同実施例における３入力加算器の構成
図、第１４図は前記３入力加算器に含まれるＣ８Ａの詳
細な構成図、第１５図は本発明の第２の実施例における
乗算器の構成を示すブロック図、第１６図は同実施例に
おける入力を８倍する装置の構成図、第１７図は第１の
従来の乗算器の構成を示すプロ１．ツタ図、第１８図は
第２の従来の乗算器の構成を示すブロック図である。
１・・・部分積格納用の記憶装置、
２・・・乗数格納用の記憶装置、
３・・・被乗数格納用の記憶装置、
４・・・倍数選択制御装置、５・・・倍数生成選択装置
、６・・・３入力加算器、７・・・群桁上げ生成装置、
８・・・４ビットのインクリメンタ、
９・・・１ビットの記憶装置、
１０・・・乗算器の語長分の信号反転装置、１１・・・
入力を４倍する装置、
１２・・・入力を４倍して３を加える装置、１３・・・
入力を８倍して７を加える装置、１４．１５・・・入力
を１ビット符号拡張する装置、１６・・・入力を２倍す
る装置、
１７・・・６つのＡの倍数の中から２つを選択し符号拡
張し３入力加算器への２つの桁上げ入力信号を生成する
の装置、
１８・・・入力を３ビット符号拡張する装置、１９・・
・２つの桁上げ入力を持つ３入力加算器、２０・・・ラ
ッチ、２１・・・入力を８倍する装置、２２・・・６つ
のＡの倍数の中から２つを選択し符号拡張するの装置、
２３・・・桁上げ入力のない３入力加算器。
代理人の氏名 弁理士 粟野重孝 はが１名第 １ 図
第
図
ｒＭｓ −−−
キ＆格納用の２慢幀Ｉ２汀らの
’ＸＤＭＯ）ｖ、３ｆｆｆ目（ｒ）ｅ−））（Ｊ −ｍ
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ピリドの記１袋１６へ
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図
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図
但しｎ・４
第
図
第
図
第１０図
第１３図
ＦＡ（−−−１％ Ｌ ４？ｆｌ ｆＪ全１１０１１
Ｎ Ｉ ｅ−ＪトＳｉ −−−４０出力Ｓの【管口のピ
ットＱ−＋ −−一酊上げ出力Ｃのｌ？ＦＦ目のピット
ｆ？ｉ・−宿′ｇ′ｆｌ訳装置１５ケものち制の出７３
Ｆ？のＬ肩口のピット
Ｌｉ −−−１！＃ｒＲＮＮＩ５０’５ｌｎＦｆ閣（１
）出力しのし管Ｂのピット
Ｍｉ・−ａ升４１う■用のに１快Ｉからのｔａ７）Ｍの
凱ｊＷ！のｅ９ト
第１６図
イ！ し
７１シ４
１１−−一入力８４＠ずゐ荻！
１３− 入力Ｌ２イ咎Ｔヶ灸！
ＴＩ −−−λＴ３を４１する咬１
Ｉ６−・−入力で２惰ｖｉｉ％置FIG. 1 is a block diagram showing the overall configuration of the multiplier of the present invention, FIG. 2 is a block diagram showing the configuration of the multiplier in the first embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of the multiplier in the first embodiment of the present invention. A block diagram of a group carry generation device in the example, FIG. 4 is a block diagram of a 4-bit incrementer in the same embodiment, and FIG. 5 is a block diagram of a device that sign-extends input by 1 bit in the same embodiment.
FIG. 6 is a block diagram of a device that doubles the input in the same embodiment, FIG. 7 is a block diagram of a device that quadruples the input in the same embodiment, and FIG. 8 shows a block diagram of a device that quadruples the input in the same embodiment. 9 is a block diagram of a device that multiplies the input by 8 and adds 7. FIG. 10 is a block diagram of a device that adds 3 bits to the input in the same embodiment. 11th
12 and 12 are block diagrams of a multiple selection device in the first embodiment, FIG. 13 is a block diagram of a three-input adder in the same embodiment, and FIG. 14 is a detailed diagram of C8A included in the three-input adder. FIG. 15 is a block diagram showing the configuration of a multiplier in the second embodiment of the present invention, FIG. 16 is a block diagram of a device that multiplies the input by eight in the same embodiment, and FIG. Pro 1. shows the configuration of a conventional multiplier. The vine diagram in FIG. 18 is a block diagram showing the configuration of a second conventional multiplier. DESCRIPTION OF SYMBOLS 1...Storage device for storing partial products, 2...Storage device for storing multipliers, 3...Storage device for storing multiplicands, 4...Multiple selection control device, 5...Multiple generation selection device, 6... 3-input adder, 7... group carry generator,
8...4-bit incrementer, 9...1-bit storage device, 10...signal inversion device for the word length of the multiplier, 11...
A device that quadruples the input, 12...A device that quadruples the input and adds 3, 13...
A device that multiplies the input by 8 and adds 7, 14.15... A device that sign-extends the input by 1 bit, 16... A device that doubles the input, 17... 2 out of 6 multiples of A A device for selecting and sign-extending one input signal to generate two carry input signals to a three-input adder, 18...A device for sign-extending an input by 3 bits, 19...
・3-input adder with two carry inputs, 20... Latch, 21... Device that multiplies the input by 8, 22... Selects two from six multiples of A and sign-extends them. Device, 23...3-input adder without carry input. Name of agent Patent attorney Shigetaka Awano 1 person 1st figure 1st figure rMs --- 2nd place for key & storage I2 'XDMO) v, 3fffth (r) e-)) (J - m
- To Pyrid's Note 1 Bag 16 Diagram Funeral Diagram However, n.4 Diagram Diagram Figure 10 Figure 13 FA (---1% L 4?fl fJ Total 11011
N I e-J to Si ---40 Output S [Pit of pipe mouth Q-+ ---Impugmented output C's l? FFth pit f? 15 translation devices 73
F? L shoulder pit Li ---1! #rRNNI50'5lnFfkaku (1
) Pit Mi・-a square 41 of output pipe B ta7) M's Kai jW! e9, Figure 16, i! Shi71shi4 11--One input 84 @ Zui Ogi! 13- Input L2 tga moxibustion! TI --- Bit 1 to set λT3 to 41 I6 --- Input 2 inert vii%
Claims (1)
き替え可能な部分積格納記憶装置と、最小有意ビット側
へ４ビット単位でシフトするｎビット長の書き替え可能
な乗数格納記憶装置と、ｎビット長の被乗数格納記憶装
置と、前記乗数格納記憶装置の最下位４ビットの出力を
デコードして被乗数の倍数を選択するための制御信号を
出力する倍数選択制御装置と、前記被乗数格納記憶装置
から出力された被乗数の値をシフトして被乗数の倍数を
生成すると共に倍数選択制御装置からの制御信号に従っ
てこれら被乗数の倍数の中から２つを選択するための倍
数生成選択装置と、前記部分積格納記憶装置の出力と前
記倍数生成選択装置からの２つの出力全てを加算し前記
部分積格納記憶装置と乗数格納記憶装置に対して結果の
和を出力し格納する（ｎ＋４）ビット長の３入力加算器
を備えたことを特徴とする乗算器。When n is a certain natural number of 4 or more, an n-bit long rewritable partial product storage storage device and an n-bit long rewritable multiplier storage storage device that shifts to the least significant bit side in 4-bit units. a multiplicand storage device having an n-bit length; a multiple selection control device that outputs a control signal for decoding the output of the lowest 4 bits of the multiplicand storage device to select a multiple of the multiplicand; and the multiplicand storage device. a multiple generation selection device for shifting the value of the multiplicand output from the storage device to generate multiples of the multiplicand and selecting two of the multiples of the multiplicand according to a control signal from a multiple selection control device; The output of the partial product storage device and the two outputs from the multiple generation selection device are added together, and the sum of the results is output and stored in the partial product storage device and the multiplier storage device. A multiplier comprising a three-input adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268434A JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268434A JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114325A true JPH02114325A (en) | 1990-04-26 |
Family
ID=17458439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268434A Pending JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114325A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449419A (en) * | 1990-06-19 | 1992-02-18 | Sony Corp | Coefficient multiplying circuit |
| JPH0474219A (en) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | High speed multiplier |
-
1988
- 1988-10-25 JP JP63268434A patent/JPH02114325A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449419A (en) * | 1990-06-19 | 1992-02-18 | Sony Corp | Coefficient multiplying circuit |
| JPH0474219A (en) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | High speed multiplier |
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