JPH02114325A - Multiplier - Google Patents
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- JPH02114325A JPH02114325A JP63268434A JP26843488A JPH02114325A JP H02114325 A JPH02114325 A JP H02114325A JP 63268434 A JP63268434 A JP 63268434A JP 26843488 A JP26843488 A JP 26843488A JP H02114325 A JPH02114325 A JP H02114325A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は2値デイジタル情報処理装置において、2の補
数表示数どうしあるいは1の補数表示数どうしの乗算を
行う乗算器に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a multiplier that performs multiplication of two's complement numbers or one's complement numbers in a binary digital information processing device.
従来の技術
従来の乗算器としては、例えば「インブルーブト アプ
ローチ トウ ジ ユース オブ ブース マルティプ
リケイシ日ン アルゴリズム」。Conventional technology Conventional multipliers include, for example, the "in-blue approach to use of Booth multiplication algorithm."
アイ・ビー・エム テクニカル ディスクロージャブリ
ティン、27巻11号、1985年4月(”l5pro
ved approach to the use o
f Booth’s multlpHcation a
lgorithm”、IBM Technlcal D
lsclosure BulletIn、Vol、27
.No、11.Apr、1985)に示されている。IBM Technical Disclosure Bulletin, Volume 27, No. 11, April 1985 ("l5pro
ved approach to the use o
f Booth's multipHcation a
IBM Technlcal D
lsclosure Bulletin, Vol, 27
.. No, 11. April, 1985).
第17図はこの従来の乗算器のブロック図を示すもので
あり、いわゆるブースの乗算器と呼ばれる重複型の多数
ビット操作を行う乗算器である。FIG. 17 shows a block diagram of this conventional multiplier, which is a so-called Booth multiplier that performs multiple-bit operations of a redundant type.
同図において2はnビット長の乗数格納用の記憶装置、
24は乗数格納用の記憶装R2がら最小存意ビット側へ
のシフト(以下、右シフトと称す。)であふれた1ビッ
トを格納するための1ビットの桁上げフラグ、3はnビ
ット長の被乗数格納用の記憶装置、25は乗数を2ビッ
ト右シフトする乗数シフタ、26は演算制御装置、1o
はnビット長の信号反転装置、14は入力を3ビット符
号拡張する装置、13は入力を2倍する装置、エエは入
力を4倍する装置、21は入力を8倍する装置、27は
nビット長の下位積格納用の記憶装置、28は倍数選択
装置、29は4入力加算器、30は上位累算部分積シフ
タ、31はnビット長の下位積格納用の記憶装置、32
は下位累算部分積シフタである。In the figure, 2 is a storage device for storing an n-bit multiplier;
24 is a 1-bit carry flag for storing the 1 bit overflowing from the storage device R2 for storing the multiplier to the least significant bit side (hereinafter referred to as right shift), and 3 is an n-bit long carry flag. A storage device for storing a multiplicand, 25 a multiplier shifter that shifts the multiplier by 2 bits to the right, 26 an arithmetic control unit, 1o
is an n-bit signal inversion device, 14 is a device that sign-extends the input by 3 bits, 13 is a device that doubles the input, AE is a device that quadruples the input, 21 is a device that multiplies the input by 8, 27 is n 28 is a multiple selection device; 29 is a 4-input adder; 30 is an upper cumulative partial product shifter; 31 is a storage device for storing n-bit length lower products; 32
is the lower cumulative partial product shifter.
以上のように構成された従来の乗算器について以下にそ
の動作を説明する。始めに乗数ならびに被乗数をそれぞ
れ乗数格納用の記憶装置2と被乗数格納用の記憶装置3
に入力すると共に、下位積格納用の記憶装置27と下位
積格納用の記憶装置31と桁上げフラグ24をOにクリ
アする。演算制御装置26の出力はブースのアルゴリズ
ムに従って、乗数格納用の記憶装置2の下位4ビットと
桁上げフラグ24とから決定される。倍数選択装置11
1m28により8つの信号の中から選択された3つの信
号と下位積格納用の記憶装置27の出力は4入力加算器
29により加算される。演算後、乗数シフタ25と上位
累算部分積シフタ30と下位累算部分積シフタ32はい
ずれも右に算術シフトし、それぞれ所定の記憶装置にシ
フト結果を格納する。The operation of the conventional multiplier configured as described above will be described below. First, the multiplier and the multiplicand are stored in a storage device 2 for storing the multiplier and a storage device 3 for storing the multiplicand, respectively.
At the same time, the storage device 27 for storing the lower product, the storage device 31 for storing the lower product, and the carry flag 24 are cleared to O. The output of the arithmetic and control unit 26 is determined from the lower four bits of the storage device 2 for storing the multiplier and the carry flag 24 according to Booth's algorithm. Multiple selection device 11
The three signals selected from the eight signals by 1m28 and the output of the storage device 27 for storing lower product are added by a four-input adder 29. After the calculation, the multiplier shifter 25, the upper cumulative partial product shifter 30, and the lower cumulative partial product shifter 32 all perform an arithmetic shift to the right, and store the shift results in respective predetermined storage devices.
以上の演算及びシフトは、n / 4 (小数以下切り
上げ)回繰り返される。乗算結果は下位積格納用の記憶
装置27と下位積格納用の記憶装置31に上位と下位に
別れて格納される。The above operations and shifts are repeated n/4 times (rounded up to the nearest whole number). The multiplication results are stored in a storage device 27 for storing lower products and a storage device 31 for storing lower products separately into upper and lower parts.
次に第18図は第2の従来の乗算器のブロック図を示す
ものであり、非重複型の多数ビット操作を行う乗算器で
ある。同図において1はnビット長の部分積格納用の記
憶装置、2は乗数格納用の記憶装置、3はnビット長の
被乗数格納用の記憶装置、21は入力を8倍する装置、
11は入力を4倍する装置、16は入力を2倍する装置
、18は入力を3ビット符号拡張する装置、33は(n
+3)ビット長の入力ゲート装置、34は5入力加算器
である。Next, FIG. 18 shows a block diagram of a second conventional multiplier, which is a multiplier that performs non-overlapping multi-bit operations. In the figure, 1 is a storage device for storing an n-bit long partial product, 2 is a storage device for storing a multiplier, 3 is a storage device for storing an n-bit long multiplicand, 21 is a device for multiplying the input by 8,
11 is a device that quadruples the input, 16 is a device that doubles the input, 18 is a device that sign-extends the input by 3 bits, and 33 is (n
+3) Bit-long input gate device, 34 is a 5-input adder.
以上のように構成された第2の従来の乗算器について以
下にその動作を説明する。始めに乗数ならびに被乗数を
それぞれ乗数格納用の記憶装置2と被乗数格納用の記憶
装置3に入力すると共に、部分積格納用の記憶装置1を
0にクリアする。乗数格納用の記憶装置2の下位4ビッ
トにより各対応する4つの入力ゲート装置33を開閉し
、これら4つの出力は部分積格納用の記憶装置1との出
力と合わせて5入力加算器34により加算される。The operation of the second conventional multiplier configured as described above will be described below. First, the multiplier and the multiplicand are input into the multiplier storage storage device 2 and the multiplicand storage storage device 3, respectively, and the partial product storage storage device 1 is cleared to zero. The four corresponding input gate devices 33 are opened and closed by the lower 4 bits of the storage device 2 for storing multipliers, and these four outputs are combined with the output from the storage device 1 for storing partial products and sent to the 5-input adder 34. will be added.
演算後、乗数格納用の記憶装置2を4ビット右シフトし
、和を部分積格納用の記憶装置1とその右の乗数格納用
の記憶装置2の最上位ビットに寄せて格納する。以上の
演算及びシフトは、n/4(小数以下切り上げ)回繰り
返される。乗算結果は部分積格納用の記憶装置1と乗数
格納用の記憶装置2に上位と下位に別れて格納される。After the calculation, the storage device 2 for storing the multiplier is shifted to the right by 4 bits, and the sum is stored in the most significant bit of the storage device 1 for storing the partial product and the storage device 2 for storing the multiplier on its right. The above calculations and shifts are repeated n/4 times (rounded up to the nearest whole number). The multiplication results are stored separately in upper and lower parts in a storage device 1 for storing partial products and a storage device 2 for storing multipliers.
発明が解決しようとする課題
しかしながら上記のような構成では、4ビットのブース
のアルゴリズムを用いた場合4入力の並列加算器が必要
となるため、これをウォリス(Wallace)のトリ
ーで実現しようとすると2つの桁上げ保存加算器(以下
C8Aと略す)と1つの桁上げ伝搬加算器(以下CPA
と略す)を乗算器ハードウェアとして具備しなければな
らない。そのために乗算器の機構と制御が複雑となる。Problems to be Solved by the Invention However, in the above configuration, if a 4-bit Booth algorithm is used, a 4-input parallel adder is required. Two carry save adders (hereinafter referred to as C8A) and one carry propagation adder (hereinafter referred to as CPA)
) must be provided as multiplier hardware. Therefore, the mechanism and control of the multiplier become complicated.
しかも乗算器の信号伝搬遅延時間は主に加算の回数によ
り決まるため、上記のウォリスのトリーでは加算のため
に2段分のC8Aと1段分のCPAを信号が通過するた
めの時間を費やし、全体として乗算処理のために要する
時間が長くなるという問題点を有していた。Moreover, since the signal propagation delay time of a multiplier is mainly determined by the number of additions, in the Wallis tree described above, it takes time for the signal to pass through two stages of C8A and one stage of CPA for addition. Overall, there was a problem in that the time required for the multiplication process was long.
また一般的に従来の非重複型の多数ビット走査手法を用
いた乗算器においては、乗数ビットをブロックに分割し
て1サイクルあたりの乗数走査ビット数をmとすると、
演算回路の入力に被乗数の1から(2m−1)倍までの
倍数値を生成する機構を用意せねばならず、そのための
処理時間もmが第1表
、木きくなるにつれて指数関数的に長くなる。In general, in a multiplier using a conventional non-overlapping multi-bit scanning method, if the multiplier bits are divided into blocks and the number of multiplier scanning bits per cycle is m, then
It is necessary to prepare a mechanism for generating multiple values from 1 to (2m-1) times the multiplicand at the input of the arithmetic circuit, and the processing time for this increases exponentially as m becomes larger as shown in Table 1. Become.
例えば第1表は従来の乗算器における被乗数Aの倍数合
成に使用するAの2のべき乗倍数の組み合わせの最適化
例であるが、従来の非重複ビット走査方式で一度に4ビ
ットづつ走査しようとすると4つの(n+3)ピット幅
の久方ゲート装置と(n+4)ビット幅の5入力の加算
器が必要になる。もしこれを修正して同表に示すように
被乗数Aの符号反転数−八を久方の一つとして加えるこ
とにより加算器の久方数を減らすことを試みても、依然
として4入力の加算器が必要であり、また被乗数Aの倍
数合成のための2のべき乗倍数の組み合わせの一部に不
規則性が加わったことにより被乗数Aの倍数合成のため
の信号処理・選択の方法が著しく複雑となる。For example, Table 1 shows an example of optimizing combinations of power-of-2 multiples of A used to synthesize multiples of the multiplicand A in a conventional multiplier. Then, four (n+3) pit width Kuga gate devices and an (n+4) bit width five-input adder are required. Even if we try to reduce the number of adders by modifying this and adding the sign-inverted number of multiplicand A - 8 as one of the numbers as shown in the same table, it will still be a 4-input adder. In addition, due to irregularities added to some of the combinations of power-of-2 multiples for multiple synthesis of multiplicand A, the signal processing and selection method for multiple synthesis of multiplicand A becomes extremely complicated. Become.
以上で見たように、一般的に従来のn/4回の乗算サイ
クルでnビット×nビットの乗算を実行できる乗算器で
は少なくとも4入力以上の加算器が必要であった。As seen above, in general, a conventional multiplier that can perform n-bit x n-bit multiplication in n/4 multiplication cycles requires an adder with at least four inputs.
本発明はかかる点に鑑み、演算に供する装置を3入力加
算器に限ることによりハードウェア量を大幅に削減し、
しかもAの1から(2園−1)倍までの倍数値を生成す
る機構を使わず、従来の乗算器よりも高速な演算処理が
可能であるような乗算器を提供することを目的とする。In view of this, the present invention significantly reduces the amount of hardware by limiting the device used for calculation to a 3-input adder.
Furthermore, the objective is to provide a multiplier that can perform faster arithmetic processing than conventional multipliers without using a mechanism for generating multiple values from 1 to (2-1) times A. .
課題を解決するための手段
本発明は上記の課題を解決するため、nをある4以上の
自然数としたときに、nビット長の書き替え可能な部分
積格納用の記憶装置と、最小存意ビット(以下LSBと
略す)側(以下右側、もしくは右と略す)へ4ビット単
位でシフトすることができるnビット長の書き替え可能
な乗数格納用の記憶装置と、nビット長の被乗数格納用
の記憶装置と、前記乗数格納用の記憶装置の最下位4ビ
ットの出力をデコードして被乗数の倍数を選択するため
の制御信号を出力する倍数選択制御装置と、前記被乗数
格納用の記憶装置から出力された被乗数の値をシフトし
て被乗数の倍数を生成すると共に倍数選択制御装置から
の制御信号に従ってこれら被乗数の倍数の中から2つを
選択するための倍数生成選択装置と、前記部分積格納用
の記憶装置の出、力と前記倍数生成選択装置からの2つ
の出カ全てを加算し前記部分積格納用の記憶装置と乗数
格納用の記憶装置に対して結果の和を出方し格納する(
n+4)ビット長の3入力加算器を具備した乗算器であ
る。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a memory device for storing n-bit rewritable partial products, and a storage device for storing partial products with a length of n bits, where n is a certain natural number of 4 or more. A storage device for storing an n-bit long rewritable multiplier that can be shifted to the bit (hereinafter abbreviated as LSB) side (hereinafter abbreviated as right or right) in units of 4 bits, and a storage device for storing an n-bit long multiplicand. a multiple selection control device that outputs a control signal for decoding the output of the lowest 4 bits of the storage device for storing a multiplicand and selecting a multiple of the multiplicand; and a storage device for storing the multiplicand; a multiple generation selection device for shifting the value of the output multiplicand to generate multiples of the multiplicand and selecting two of the multiples of the multiplicand according to a control signal from a multiple selection control device; and the partial product storage. The output of the storage device for the multiplier and the two outputs from the multiple generation selection device are added together, and the sum of the results is output and stored in the storage device for storing partial products and the storage device for storing multipliers. do(
This is a multiplier equipped with a 3-input adder with a length of n+4) bits.
作 用
本発明は、非重複型の多数ビット走査乗法を採用したこ
とにより乗数働被乗数の語長をnとしたときn/4回の
乗算サイクルの繰り一返しのみにより乗算を可能にする
と共に、乗数ビットを排他的に4ビットづつのブロック
に分割して走査する際にこのブロック間で24単位の桁
上げを定義す゛ると。Effect of the Invention The present invention adopts a non-overlapping multi-bit scanning multiplication method, thereby making it possible to perform multiplication by only repeating n/4 multiplication cycles, where n is the word length of the multiplier working multiplicand. When the multiplier bits are exclusively divided into blocks of 4 bits each and scanned, a carry of 24 units is defined between the blocks.
必要な被乗数の倍数の数を効果的に削減できることに着
目し、ブロック間の桁上げ(以下これを群桁上げと呼ぶ
)装置を実現すること及び被乗数の倍数を合成するため
の被乗数の2.4.8倍数を適当に組み合わせることに
より実質的に被乗数の1から(24−1)倍までの倍数
値を生成拳保持する装置を不要にし、かつこれら倍数値
の選択装置を前略化し、かつ乗算に用いられる加算器の
入力数を3入力にまで減らすことを可能とする。Focusing on the fact that the number of required multiples of the multiplicand can be effectively reduced, we have realized a carry (hereinafter referred to as group carry) device between blocks and a 2. 4. By appropriately combining 8 multiples, multiple values from 1 to (24-1) times the multiplicand can be generated. The device for holding the fist can be eliminated, the device for selecting these multiple values can be simplified, and the multiplier can be multiplied. This makes it possible to reduce the number of inputs of an adder used for this to three inputs.
実施例
以下本発明の二つの実施例の乗算器について、図面を参
照しながら説明する。Embodiments Hereinafter, multipliers according to two embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の乗算器の特徴を表す全体構成ブロック
図であり、図において1は部品状格納用の記憶装置、2
は乗数格納用の記憶装置、3は被乗数格納用の記憶装置
、4はは倍数選択制御装置、5は倍数生成選択装置、6
は3入力加算器である。FIG. 1 is a block diagram showing the overall configuration of the multiplier according to the present invention. In the figure, 1 is a storage device for storing parts;
is a storage device for storing multipliers, 3 is a storage device for storing multiplicands, 4 is a multiple selection control device, 5 is a multiple generation selection device, 6
is a three-input adder.
第1の実施例は本発明において2の補数表示数の乗算を
行なう乗算器の一例である。第2図は本発明の第1の実
施例における乗算器のブロック構成図である。以下の記
述中で被乗数を記号Aで、乗数を記号Bで、得られた最
終結果の積を記号Pで表す。また被乗数A1 乗数B
の語長をnビットとし、得られた積Pの語長を2nビッ
トとする。The first embodiment is an example of a multiplier that performs multiplication of two's complement numbers in the present invention. FIG. 2 is a block diagram of a multiplier in the first embodiment of the present invention. In the following description, the symbol A represents the multiplicand, the symbol B represents the multiplier, and the symbol P represents the product of the final result obtained. Also, multiplicand A1 multiplier B
Let the word length of the product P be n bits, and the word length of the obtained product P be 2n bits.
第2図において1はnビット長の部分積格納用の記憶装
置、2はnビット長の乗数格納用の記憶装置、3はnビ
ット長の被乗数格納用の記憶装置1.7は群桁上げ生成
装置、8は4ビットのインクリメンタ、9は群桁上げを
次の乗算サイクルまで保存しておくための1ビットの記
憶装置1ffi、10は乗算器の語長分の信号反転装置
、11は入力を4倍する装置、12は入力を4倍して3
を加える装置、13は入力を8倍して7を加える装置、
14と15は入力を1ビット符号拡張する装置、16は
入力を2倍する装置、17は4ビットのインクリメンタ
5からの制御入力に従って6つのAの倍数の中から2つ
を選択し符号拡張し、かつ3入力加算器18への2つの
桁上げ入力信号を生成するための装置(倍数選択装置兼
桁上げ制御装置)、18は入力を3ビット符号拡張する
装置、19は2つの桁上げ入力を持つ3入力加算器、2
0は乗算器のループ中で信号伝播のタイ゛ミングをとる
ためのラッチである。第11.12図に示したよ・うに
17は左右のユニツ) 17 a、 17 bに分か
れているとみなしてもよい。ユニット17 a、 1
7 bはそれぞれ3つのAの倍数の中から1つを選択し
符号拡張し、かつ3入力加算器19への1つの桁上げ入
力信号を生成するための装置である。19は第13図に
示すようにウォリスのトリーを使えば、一つのC8A七
−つのCPAのみ7構成される。In FIG. 2, 1 is a memory device for storing n-bit long partial products, 2 is a memory device for storing n-bit long multipliers, 3 is a memory device for storing n-bit long multiplicands, and 7 is a group carry. 8 is a 4-bit incrementer; 9 is a 1-bit storage device 1ffi for storing the group carry until the next multiplication cycle; 10 is a signal inversion device for the word length of the multiplier; 11 is a 4-bit incrementer; A device that multiplies the input by 4, 12 multiplies the input by 4 and calculates 3
13 is a device that multiplies the input by 8 and adds 7.
14 and 15 are devices that sign extend the input by 1 bit, 16 is a device that doubles the input, and 17 is a device that selects two of the six multiples of A according to the control input from the 4-bit incrementer 5 and sign-extends the input. and a device for generating two carry input signals to the three-input adder 18 (multiple selection device and carry control device); 18 is a device for 3-bit sign extension of the input; 19 is a device for two carry inputs; 3-input adder with inputs, 2
0 is a latch for timing signal propagation in the multiplier loop. As shown in Figure 11.12, 17 can be considered to be divided into left and right units (17a and 17b). Unit 17 a, 1
7b is a device for selecting and sign-extending one of the three multiples of A, and generating one carry input signal to the three-input adder 19. As shown in FIG. 13, if Wallis tree is used, 19 is composed of only one C8A and seven CPAs.
以下この第1の実施例の乗算器について、本発明で新た
に導入された原理を説明する。The principles newly introduced in the present invention regarding the multiplier of the first embodiment will be explained below.
この実施例の乗算器の構成は従来の乗算器にない次の3
つの原理を採用している。The configuration of the multiplier in this embodiment is the following three, which are not found in conventional multipliers.
It uses two principles.
第一に本発明では、第2表に示したように被乗数Aの倍
数合成規則に群桁上げという概念を導入することにより
、見かけ上1サイクル当りの乗数走査ピット数mを1ビ
ット減らすのと同等の効果が得られる。即ち各サイクル
において2論Aを次の乗算サイクルで加算することによ
り、現在の乗算サイクルでは既に2■Aが加算されたも
のとして処理することができる。次の乗算サイクルにお
ける2■Aの加算は、単にmビットの乗数走査ビットに
1を加えるだけでよい。これは第1の実施例では4ビッ
トのインクリメンタとして実現されている。First, in the present invention, by introducing the concept of group carry into the multiple synthesis rules for multiplicand A, as shown in Table 2, the number m of multiplier scanning pits per cycle is apparently reduced by 1 bit. The same effect can be obtained. That is, by adding binary A in each cycle in the next multiplication cycle, it is possible to process the current multiplication cycle as if 2■A had already been added. The addition of 2.multidot.A in the next multiplication cycle is simply adding 1 to the m multiplier scan bits. This is implemented as a 4-bit incrementer in the first embodiment.
換言すれば次の乗算サイクルにおいて2■Aを重複して
加えるこ七、つまり乗数走査ビットに1を加えるという
情報を現在のサイクルから次のサイクルへ、伝えるため
の信号が群桁上げである。In other words, the group carry is a signal for transmitting information about adding 2■A redundantly in the next multiplication cycle, that is, adding 1 to the multiplier scanning bit, from the current cycle to the next cycle.
第二に被乗数Aの倍数を合成するために必要なAの2の
補数を生成するための装置を大幅に簡略化している。一
般に1の補数形式の数体系を採用している情報処理装置
では符号反転数を得るのに各ビットの値を反転させるだ
けでよいが、2の補数形式を使用している情報処理装置
では各ビットを反転させた後1を加えなければならない
。そのため各ビットの信号反転装置に加えて1を加算す
るためのnビットのインクリメンタを要し、結果として
信号伝搬の遅れと、装置のハードウェアm増大を招く。Second, the device for generating the two's complement of A required for synthesizing multiples of the multiplicand A is greatly simplified. In general, information processing devices that use a 1's complement number system only need to invert the value of each bit to obtain a sign-inverted number, but information processing devices that use a 2's complement number system only need to invert the value of each bit. After inverting the bit, we must add 1. Therefore, in addition to a signal inversion device for each bit, an n-bit incrementer for adding 1 is required, resulting in a delay in signal propagation and an increase in the hardware m of the device.
これを避けるため本実施例では以下に述べる二つの工夫
を行なうことにより上記1を加えるためのインクリメン
タを不要にしている。In order to avoid this, in this embodiment, the following two measures are taken to eliminate the need for an incrementer for adding 1 above.
一つめは符号反転数生成時にのみアクティブとなる2つ
の信号を3入力加算器1θの2つの桁上げ入力に入れる
こと、二つめは符号反転数が入力されるべき2ビット、
3ビットのシフト回路に予めそれぞれ3と7を加えてお
くことである。これは■を加えて4もしくは8倍するこ
とは、まず4もしくは8倍をしておいてから3と7をそ
れぞれ加え、最後に各々に1を加えることと等価である
ことを意味している。しかも第8.9図に示したように
4.8倍した数にそれぞれ3,7を加える装置は配線の
みにより実現でき、実質的に何らのハードウェアを消費
しないことがわかる。The first is to input two signals that are active only when generating the sign-inverted number to the two carry inputs of the 3-input adder 1θ, and the second is to input the 2 bits into which the sign-inverted number should be input.
The first step is to add 3 and 7 to the 3-bit shift circuit in advance. This means that adding ■ and multiplying by 4 or 8 is equivalent to first multiplying by 4 or 8, then adding 3 and 7, respectively, and finally adding 1 to each. . Furthermore, it can be seen that the device that adds 3 and 7 to a number multiplied by 4.8, as shown in FIG. 8.9, can be realized only by wiring, and virtually no hardware is consumed.
第三に乗数走査ビットの各バタンに対する被乗数Aの倍
数合成規則を最適化することにより倍数生成のためのハ
ードウェア量を最小化している。Third, the amount of hardware for multiple generation is minimized by optimizing the multiple composition rules for the multiplicand A for each bump of the multiplier scanning bits.
第2表は本実施例の1乗算サイクルにおけるデコード方
式である。この倍数合成規則はこの第2表に示したよう
に被乗数Aの2のべき乗倍数(2゜4.8倍数)とそれ
らの符号反転数の内のいくつかを適当に組み合わせるこ
とにより1から(2m−1)倍までのAの倍数を得るた
めのものである。Table 2 shows the decoding method in one multiplication cycle of this embodiment. As shown in Table 2, this multiple synthesis rule can be used to convert from 1 to (2 m -1) It is for obtaining multiples of A up to times.
第2表に示したように合成パタンに規則性を持たせ、用
意するAの2のべき乗数を減らしたことにより信号選択
の幅を小さくして倍数選択装置を縮小している。As shown in Table 2, by giving regularity to the composite pattern and reducing the number of powers of 2 of A to be prepared, the range of signal selection is reduced and the multiple selection device is downsized.
第2表
*Cgは群桁上げを表す
以上のように構成された第1の実施例の乗算器に°つい
て、第2図を参照しながらその動作を説明する。Table 2 *Cg represents group carry. The operation of the multiplier of the first embodiment configured as described above will be explained with reference to FIG.
まず初めに被乗数A及び乗数Bをそれぞれ被乗数格納用
の記憶装置31乗数格納用の記憶装置2に格納し、部分
積格納用の記憶装置1と群桁上げ格納用の1ビットの記
憶装置9の記憶内容をOにクリアする。次に乗数Bの最
下位4ビットの値が4ビットのインクリメンタ8に入力
され、インクリメンタ8の出力は左右の倍数選択装置兼
桁上げ制御装置17a、bへ入力される。その後にイン
クリメンタ8の4ビットの出力と乗数格納用の記憶装置
2の23位のビット(右から4桁目のビット)の出力か
ら群桁上げ生成装置7において次の群桁上げが求められ
、群桁上げ格納用の1ビットの記憶装置9に格納される
。一方被乗数格納用の記憶装置3からの出力は入力を4
倍する装置11.1ビット符号拡張する装置14、入力
を2倍する装rllieに入力され、同時に3からの出
力は乗算器の語長分の信号反転装置10を通り、入力を
4倍して3を加える装置12、入力を8倍して7を加え
る装置13、入力を1ビット符号拡張する装置15に入
力される。11〜16の出力は、6つの倍数の中から2
つを選択し符号拡張し、かつ加算器の桁上げ入力信号を
生成するための装置17に入力され、17では8からの
制御信号に従って111〜13の中から一つ、及び14
〜16の中から一つの信号を選択し、それぞれを3入力
加算器19への2つの信号線に出力する。またこれとは
別に3入力加算器19への2つの桁上げ信号は8からの
入力をデコードすることにより発せられる。First, the multiplicand A and the multiplier B are respectively stored in the storage device 31 for storing the multiplicand and the storage device 2 for storing the multiplier. Clear the memory contents to O. Next, the value of the lowest 4 bits of the multiplier B is input to a 4-bit incrementer 8, and the output of the incrementer 8 is input to the left and right multiple selection devices/carry control devices 17a, b. After that, the next group carry is determined by the group carry generator 7 from the 4-bit output of the incrementer 8 and the output of the 23rd bit (4th bit from the right) of the multiplier storage storage device 2. , are stored in a 1-bit storage device 9 for group carry storage. On the other hand, the output from the storage device 3 for storing the multiplicand is the input 4.
Multiplying device 11. 1-bit sign extension device 14 is input to the input doubling device rllie, and at the same time the output from 3 passes through the signal inverting device 10 for the word length of the multiplier, and the input is multiplied by 4. It is input to a device 12 that adds 3, a device 13 that multiplies the input by 8 and adds 7, and a device 15 that sign-extends the input by 1 bit. Outputs 11-16 are 2 out of 6 multiples.
one from 111 to 13 and one from 14 according to control signals from 8.
. . . 16 and outputs each signal to two signal lines to a three-input adder 19. Additionally, two carry signals to the 3-input adder 19 are generated by decoding the input from 8.
受は手の3入力加算器19では、17からの前記2つの
(n+3)ビット出力と2つの桁上げ信号と、部分積格
納用の記憶袋ff1lからの信号を入力を3ビット符号
拡張する装置18を通して符号拡張した(n+3)ビッ
トの入力全部を加え合わせて(n+4)ビットの出力を
得る。次に乗数格納用の記憶装置2は右へ4ピツトシフ
トされる。左側の空いた4ビットには任意の値が入り得
る。最後に先に得られていた3入力加算器19の(n+
4)ビットの和を表す出力は部分積格納用の記憶装置1
と乗数格納用の記憶装rI12に帰還されて格納される
。その際和の下位4ビットは乗数格納用の記憶装置2の
右シフトで空いた最上位の4ビットに、和の残りの上位
nビットは部分積格納用の記憶装置1に左右同じ向きに
格納される。The 3-input adder 19 receives the two (n+3)-bit outputs from 17, the two carry signals, and the signal from the memory bag ff1l for storing partial products. All (n+3) bit inputs sign-extended through 18 are added together to obtain an (n+4) bit output. Next, the storage device 2 for storing multipliers is shifted four pits to the right. Any value can be entered into the four empty bits on the left. Finally, (n+
4) The output representing the sum of bits is stored in storage device 1 for storing partial products.
and is fed back and stored in the storage device rI12 for storing multipliers. At this time, the lower 4 bits of the sum are stored in the most significant 4 bits vacated by right shifting of the storage device 2 for storing multipliers, and the remaining upper n bits of the sum are stored in the storage device 1 for storing partial products in the same left and right direction. be done.
以上の初期設定以外の動作をn/4回(n/4の小数点
以下は繰り上げ)繰り返せば最終的に部分積格納用の記
憶装置1の右に乗数格納用の記憶装置2を連結した20
ビットの記憶装置に積P=AXBが得られる。By repeating the above operations other than the initial settings n/4 times (rounding up the decimal point of n/4), you will finally have a memory device 2 for storing multipliers connected to the right of memory device 1 for storing partial products.
The product P=AXB is obtained in the storage of bits.
以上のように第1の実施例によればnビットの2の補数
表示数どうしの乗算をn/4回の乗算サイクルの繰り返
しにより実行できる。本実施例の乗算器はハードウェア
量を削減し信号伝搬の遅延時間を最小化しであるのでマ
イクロプロセッサなどの計算機では1乗算サイクルに相
当する1クロツクを短縮し得る。As described above, according to the first embodiment, multiplication of n-bit two's complement numbers can be performed by repeating n/4 multiplication cycles. Since the multiplier of this embodiment reduces the amount of hardware and minimizes the delay time of signal propagation, it is possible to shorten one clock corresponding to one multiplication cycle in a computer such as a microprocessor.
以下本発明の第2の実施例の乗算器について、図面を参
照しながら説明する。第2の実施例は本発明において1
の補数表示数の乗算を行なう乗算器の、1例である。第
15図は本発明の第2の実施例における乗算器のブロッ
ク構成図である。同図において1.2.3.7.8.9
.10.11.14.15.1B、17.18は第1図
のそれと同じである。21は入力を8倍する装置、22
は4ビットのインクリメンタ8からの制御入力に従って
6つのAの倍数の中から2つを選択し符号拡張するため
の装置、23は第1の実施例と異なり桁上げ入力のない
3入力加算器である。第15図の22は第2図の17の
ように桁上げ入力のない3入力加算器23への桁上げ入
力信号を生成しないでよいところだけが異なる。A multiplier according to a second embodiment of the present invention will be described below with reference to the drawings. The second embodiment is 1 in the present invention.
This is an example of a multiplier that performs multiplication by the complement representation of . FIG. 15 is a block diagram of a multiplier in a second embodiment of the present invention. In the same figure, 1.2.3.7.8.9
.. 10.11.14.15.1B and 17.18 are the same as those in FIG. 21 is a device that multiplies the input by 8, 22
23 is a device for selecting and sign-extending two of the six multiples of A according to the control input from the 4-bit incrementer 8, and 23 is a 3-input adder that does not have a carry input, unlike the first embodiment. It is. 22 in FIG. 15 differs from 17 in FIG. 2 in that it does not need to generate a carry input signal to the three-input adder 23 without a carry input.
以下この第2の実施例の乗算器について、第1の実施例
の乗算器との違いを基にしてその動作を説明する。1の
補数表示数の乗算を行なう乗算器においては被乗数Aの
符号反転数−Aを得るのに各ビットの値を反転させるだ
けでよいので被乗数格納用の記憶装置3の出力は各ビッ
トの信号反転装置10を通った時点で既に−Aになって
いる。The operation of the multiplier of the second embodiment will be explained below based on the differences from the multiplier of the first embodiment. In a multiplier that performs multiplication by one's complement numbers, it is only necessary to invert the value of each bit to obtain the sign-inverted number -A of the multiplicand A, so the output of the storage device 3 for storing the multiplicand is the signal of each bit. By the time it passes through the reversing device 10, it has already become -A.
従って入力を4倍する装WL11、入力を8倍する8I
a21において第1の実施例のようにそれぞれ3と7を
加える必要はない。同じく6つのAの倍数の中から2つ
を選択し符号拡張するための装置22°から3入力加算
器23へ桁上げ入力信号を送出することもない。最終的
に部分積格納用の記憶装置1の右に乗数格納用の記憶装
置2を連結した2nビットの記憶装置に1の補数表示形
式の積P:AXBが得られる。Therefore, WL11 multiplies the input by 4, and 8I multiplies the input by 8.
There is no need to add 3 and 7 to a21 as in the first embodiment. Similarly, no carry input signal is sent to the three-input adder 23 from the device 22° for selecting and sign-extending two of the six multiples of A. Finally, the product P:AXB in 1's complement representation format is obtained in a 2n-bit storage device in which a storage device 2 for storing multipliers is connected to the right of storage device 1 for storing partial products.
以上の違いの他は第1の実施例の乗算器と第2の実施例
の乗算器は同じである。Other than the above differences, the multiplier of the first embodiment and the multiplier of the second embodiment are the same.
以上のように第2の実施例の乗算器によれば、6つのA
の倍数の中から2つを選択し符号拡張するための装置2
2において桁上げ入力信号を生成しないこと、及び3入
力加算器に桁上げ入力がないことにより第1の実施例の
乗算器よりも素子数が少なく高速な乗算器を構成するこ
とができる。As described above, according to the multiplier of the second embodiment, six A
Device 2 for selecting and sign extending two multiples of
By not generating a carry input signal in Embodiment 2 and by not having a carry input in the three-input adder, it is possible to construct a multiplier with fewer elements and higher speed than the multiplier of the first embodiment.
なお、第1の実施例の乗算器と第2の実施例の乗算器に
おいて部分積格納用の記憶装置1と乗数格納用の記憶装
置2を、書き替え制御信号がアクティブになる場合のエ
ツジに対してエツジトリガがか、かるようにすることに
より、タイミング合わせのためのラッチ20を除いたよ
うな他の実施例を構成することもできる。In addition, in the multiplier of the first embodiment and the multiplier of the second embodiment, the storage device 1 for storing partial products and the storage device 2 for storing multipliers are set to the edge when the rewriting control signal becomes active. On the other hand, other embodiments can be constructed in which the latch 20 for timing adjustment is omitted by providing an edge trigger.
発明の詳細
な説明したように、本発明によれば乗算器で使用する加
算器の入力数を3入力にまで減らすことを可能とする。As described in detail, according to the present invention, it is possible to reduce the number of inputs of an adder used in a multiplier to three inputs.
更に乗数ビットを排他的に4ビットづつのブロックに分
割して走査する際に群桁上げという概念を導入すること
により被乗数の倍数の数を削減できると共に被乗数の倍
数を生成するための特別な装置を不要にすることが可能
となる。従来の乗算器と比較してハードウェア量が小さ
く簡単になったにもかかわらずn/4回の乗算サイクル
の繰り返しにのみによってnビット×nビットの乗算を
高速に実行できる。また本発明の乗算器は若干のハード
ウェアの変更のみにより2の補数表示数どうしの乗算に
も1の補数表示数どうしの乗算にも対応できるという効
果も有する。Furthermore, the number of multiples of the multiplicand can be reduced by introducing the concept of group carry when scanning the multiplier bits by dividing them into blocks of 4 bits each, and a special device for generating multiples of the multiplicand. It becomes possible to make it unnecessary. Although the amount of hardware is smaller and simpler than conventional multipliers, n-bit×n-bit multiplication can be performed at high speed by repeating only n/4 multiplication cycles. The multiplier of the present invention also has the advantage that it can handle multiplication between two's complement numbers and one's complement numbers by only making slight hardware changes.
第1図は本発明の乗算器の特徴を表す全体構成ブロック
図、第2図は本発明の第1の実施例における乗算器の構
成を示すブロック図、第3図は第1.2の実施例におけ
る群桁上げ生成装置の構成図、第4図は同実施例におけ
る4ビットのインクリメンタの構成図、第5図は同実施
例における入力を1ビット符号拡張する装置の構成図、
第6図は同実施例における入力を2倍する装置の構成図
、第7図は同実施例における入力を4倍する装置の構成
図、第8図は同実施例における入力を4倍して3を加え
る装置の構成図、第9図は同実施例における入力を8倍
して7を加える装置の構成図、第10図は同実施例にお
ける入力を3ビット符号拡張する装置の構成図、第11
図と第12図は第1の実施例における倍数選択装置の構
成図、第13図は同実施例における3入力加算器の構成
図、第14図は前記3入力加算器に含まれるC8Aの詳
細な構成図、第15図は本発明の第2の実施例における
乗算器の構成を示すブロック図、第16図は同実施例に
おける入力を8倍する装置の構成図、第17図は第1の
従来の乗算器の構成を示すプロ1.ツタ図、第18図は
第2の従来の乗算器の構成を示すブロック図である。
1・・・部分積格納用の記憶装置、
2・・・乗数格納用の記憶装置、
3・・・被乗数格納用の記憶装置、
4・・・倍数選択制御装置、5・・・倍数生成選択装置
、6・・・3入力加算器、7・・・群桁上げ生成装置、
8・・・4ビットのインクリメンタ、
9・・・1ビットの記憶装置、
10・・・乗算器の語長分の信号反転装置、11・・・
入力を4倍する装置、
12・・・入力を4倍して3を加える装置、13・・・
入力を8倍して7を加える装置、14.15・・・入力
を1ビット符号拡張する装置、16・・・入力を2倍す
る装置、
17・・・6つのAの倍数の中から2つを選択し符号拡
張し3入力加算器への2つの桁上げ入力信号を生成する
の装置、
18・・・入力を3ビット符号拡張する装置、19・・
・2つの桁上げ入力を持つ3入力加算器、20・・・ラ
ッチ、21・・・入力を8倍する装置、22・・・6つ
のAの倍数の中から2つを選択し符号拡張するの装置、
23・・・桁上げ入力のない3入力加算器。
代理人の氏名 弁理士 粟野重孝 はが1名第 1 図
第
図
rMs −−−
キ&格納用の2慢幀I2汀らの
’XDMO)v、3fff目(r)e−))(J −m
−
ピリドの記1袋16へ
第
図
弔
図
但しn・4
第
図
第
図
第10図
第13図
FA(−−−1% L 4?fl fJ全11011
N I e−JトSi −−−40出力Sの【管口のピ
ットQ−+ −−一酊上げ出力Cのl?FF目のピット
f?i・−宿′g′fl訳装置15ケものち制の出73
F?のL肩口のピット
Li −−−1!#rRNNI50’5lnFf閣(1
)出力しのし管Bのピット
Mi・−a升41う■用のに1快Iからのta7)Mの
凱jW!のe9ト
第16図
イ! し
71シ4
11−−一入力84@ずゐ荻!
13− 入力L2イ咎Tヶ灸!
TI −−−λT3を41する咬1
I6−・−入力で2惰vii%置FIG. 1 is a block diagram showing the overall configuration of the multiplier of the present invention, FIG. 2 is a block diagram showing the configuration of the multiplier in the first embodiment of the present invention, and FIG. 3 is a block diagram showing the configuration of the multiplier in the first embodiment of the present invention. A block diagram of a group carry generation device in the example, FIG. 4 is a block diagram of a 4-bit incrementer in the same embodiment, and FIG. 5 is a block diagram of a device that sign-extends input by 1 bit in the same embodiment.
FIG. 6 is a block diagram of a device that doubles the input in the same embodiment, FIG. 7 is a block diagram of a device that quadruples the input in the same embodiment, and FIG. 8 shows a block diagram of a device that quadruples the input in the same embodiment. 9 is a block diagram of a device that multiplies the input by 8 and adds 7. FIG. 10 is a block diagram of a device that adds 3 bits to the input in the same embodiment. 11th
12 and 12 are block diagrams of a multiple selection device in the first embodiment, FIG. 13 is a block diagram of a three-input adder in the same embodiment, and FIG. 14 is a detailed diagram of C8A included in the three-input adder. FIG. 15 is a block diagram showing the configuration of a multiplier in the second embodiment of the present invention, FIG. 16 is a block diagram of a device that multiplies the input by eight in the same embodiment, and FIG. Pro 1. shows the configuration of a conventional multiplier. The vine diagram in FIG. 18 is a block diagram showing the configuration of a second conventional multiplier. DESCRIPTION OF SYMBOLS 1...Storage device for storing partial products, 2...Storage device for storing multipliers, 3...Storage device for storing multiplicands, 4...Multiple selection control device, 5...Multiple generation selection device, 6... 3-input adder, 7... group carry generator,
8...4-bit incrementer, 9...1-bit storage device, 10...signal inversion device for the word length of the multiplier, 11...
A device that quadruples the input, 12...A device that quadruples the input and adds 3, 13...
A device that multiplies the input by 8 and adds 7, 14.15... A device that sign-extends the input by 1 bit, 16... A device that doubles the input, 17... 2 out of 6 multiples of A A device for selecting and sign-extending one input signal to generate two carry input signals to a three-input adder, 18...A device for sign-extending an input by 3 bits, 19...
・3-input adder with two carry inputs, 20... Latch, 21... Device that multiplies the input by 8, 22... Selects two from six multiples of A and sign-extends them. Device, 23...3-input adder without carry input. Name of agent Patent attorney Shigetaka Awano 1 person 1st figure 1st figure rMs --- 2nd place for key & storage I2 'XDMO) v, 3fffth (r) e-)) (J - m
- To Pyrid's Note 1 Bag 16 Diagram Funeral Diagram However, n.4 Diagram Diagram Figure 10 Figure 13 FA (---1% L 4?fl fJ Total 11011
N I e-J to Si ---40 Output S [Pit of pipe mouth Q-+ ---Impugmented output C's l? FFth pit f? 15 translation devices 73
F? L shoulder pit Li ---1! #rRNNI50'5lnFfkaku (1
) Pit Mi・-a square 41 of output pipe B ta7) M's Kai jW! e9, Figure 16, i! Shi71shi4 11--One input 84 @ Zui Ogi! 13- Input L2 tga moxibustion! TI --- Bit 1 to set λT3 to 41 I6 --- Input 2 inert vii%
Claims (1)
き替え可能な部分積格納記憶装置と、最小有意ビット側
へ4ビット単位でシフトするnビット長の書き替え可能
な乗数格納記憶装置と、nビット長の被乗数格納記憶装
置と、前記乗数格納記憶装置の最下位4ビットの出力を
デコードして被乗数の倍数を選択するための制御信号を
出力する倍数選択制御装置と、前記被乗数格納記憶装置
から出力された被乗数の値をシフトして被乗数の倍数を
生成すると共に倍数選択制御装置からの制御信号に従っ
てこれら被乗数の倍数の中から2つを選択するための倍
数生成選択装置と、前記部分積格納記憶装置の出力と前
記倍数生成選択装置からの2つの出力全てを加算し前記
部分積格納記憶装置と乗数格納記憶装置に対して結果の
和を出力し格納する(n+4)ビット長の3入力加算器
を備えたことを特徴とする乗算器。When n is a certain natural number of 4 or more, an n-bit long rewritable partial product storage storage device and an n-bit long rewritable multiplier storage storage device that shifts to the least significant bit side in 4-bit units. a multiplicand storage device having an n-bit length; a multiple selection control device that outputs a control signal for decoding the output of the lowest 4 bits of the multiplicand storage device to select a multiple of the multiplicand; and the multiplicand storage device. a multiple generation selection device for shifting the value of the multiplicand output from the storage device to generate multiples of the multiplicand and selecting two of the multiples of the multiplicand according to a control signal from a multiple selection control device; The output of the partial product storage device and the two outputs from the multiple generation selection device are added together, and the sum of the results is output and stored in the partial product storage device and the multiplier storage device. A multiplier comprising a three-input adder.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63268434A JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63268434A JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02114325A true JPH02114325A (en) | 1990-04-26 |
Family
ID=17458439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63268434A Pending JPH02114325A (en) | 1988-10-25 | 1988-10-25 | Multiplier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02114325A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0449419A (en) * | 1990-06-19 | 1992-02-18 | Sony Corp | Coefficient multiplying circuit |
JPH0474219A (en) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | High speed multiplier |
-
1988
- 1988-10-25 JP JP63268434A patent/JPH02114325A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0449419A (en) * | 1990-06-19 | 1992-02-18 | Sony Corp | Coefficient multiplying circuit |
JPH0474219A (en) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | High speed multiplier |
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