JPH02112037A - Logic simulating method - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は論理シミュレーション方法に関し、特にフリッ
プフロップ等における入力信号のタイミング検証の方法
に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a logic simulation method, and more particularly to a method for verifying the timing of an input signal in a flip-flop or the like.
従来の技術
論理シミュレーションにおいては、論理回路の動作のシ
ミュレーションと併せてフリップフロップのクロック入
力とデータ入力のタイミングの検証等の論理ゲートの入
力のタイミング検証も行われる。In conventional technology logic simulation, in addition to simulating the operation of a logic circuit, timing verification of inputs of logic gates, such as verification of timing of clock input and data input of a flip-flop, is also performed.
従来のタイミング検証の方法は、論理シミュレーシヨン
の際にタイミング検証を行う論理ゲートの端子の信号変
化のデータをメモリ等に一時格納しておき、論理シミュ
レーション終了後格納しておいた信号変化のデータをも
とにタイミング検証を行うというものであった。The conventional timing verification method is to temporarily store signal change data at the terminal of the logic gate whose timing is to be verified during logic simulation in a memory, etc., and then use the stored signal change data after the logic simulation is completed. The idea was to perform timing verification based on this.
この方法では、論理シミュレーションと別途にタイミン
グ検証を行う必要があり、さらにタイミングエラーが発
生した時に論理シミュレーションを停止するような制御
を行うこともできない。In this method, it is necessary to perform timing verification separately from the logic simulation, and furthermore, it is not possible to perform control to stop the logic simulation when a timing error occurs.
また、タイミングチェックを行う特殊な論理ゲートをシ
ミュレーシヨンする論理回路に挿入し、その論理ゲート
が論理シミュレーションの実行と同時にタイミング検証
も行う方法もあった。Another method was to insert a special logic gate that performs a timing check into the logic circuit being simulated, and have the logic gate perform timing verification at the same time as the logic simulation.
この場合、タイミングチェックを行う論理ゲートは、通
常の論理ゲートと大きく異なっていたため、論理シミュ
レーシヨンが複雑になっていた。In this case, the logic gates that perform the timing check were significantly different from normal logic gates, making logic simulation complicated.
発明が解決しようとする課題
このように、従来の論理シミュレーション方法において
は、タイミングチェックを行う場合、論理シミュレーシ
ョン以外の処理が必要となったり、また論理シミュレー
シヨンが複雑になると言った問題点があった。Problems to be Solved by the Invention As described above, conventional logic simulation methods have problems such as requiring processing other than logic simulation when performing a timing check, and making logic simulation complicated. Ta.
本発明は、前述した従来の論理シミュレートぼン方法の
問題点に鑑みてなされたものであり、タイミングチェッ
クを容易に行い得る論理シミュレーション方法を提供す
ることを目的とする。The present invention has been made in view of the problems of the conventional logic simulation method described above, and an object of the present invention is to provide a logic simulation method that can easily perform a timing check.
課題を解決するための手段
本発明はタイミングチェックを行う場所にタイミングチ
ェック素子を挿入した論理回路にシミュレートする論理
回路を変換した後シミュレーシヨンを実行する論理シミ
ュレーション方法であって、前期タイミングチェック素
子が第１、第２及び第３の入力を備え、論理回路に挿入
されたタイミングチェック素子に対応して前記第１の入
力が変化した時刻データと前記第２の入力が変化した時
刻データと第１及び第２のタイミングデータとを記憶す
る手段を備え、該タイミングチェック素子の第２の入力
が変化し該タイミングチェック素子の第３の入力と同じ
状態になった場合、該タイミングチェック素子の第１の
入力が変化した時刻データと該タイミングチェック素子
の第１のタイミングデータの和が該タイミングチェック
素子の第２の入力が変化した時刻データより大きい場合
タイミングエラーデータを出力し、該タイミングチェッ
ク素子の第１の入力が変化した時、該タイミングチェッ
ク素子の第２の入力が該タイミングチェック素子の第３
の入力と同じ状態である場合、該タイミングチェック素
子の第２の入力が変化した時刻データと該タイミングチ
ェック素子の第２のタイミングデータの和が該タイミン
グチェック素子の第１の入力が変化した時刻データより
大きい場合タイミングエラーデータを出力する素子であ
ることを特徴とする論理シミュレーション方法である。Means for Solving the Problems The present invention is a logic simulation method in which a simulation is executed after converting a logic circuit to be simulated into a logic circuit in which a timing check element is inserted at a location where a timing check is performed. has first, second, and third inputs, and includes time data at which the first input changes, time data at which the second input changes, and a third input, corresponding to a timing check element inserted into a logic circuit. 1 and second timing data, and when the second input of the timing check element changes and becomes the same as the third input of the timing check element, the timing data of the timing check element is stored. If the sum of the time data at which the first input changed and the first timing data of the timing check element is greater than the time data at which the second input of the timing check element changed, timing error data is output, and the timing check element outputs timing error data. When the first input of the timing check element changes, the second input of the timing check element changes to the third input of the timing check element.
If the state is the same as the input of the timing check element, the sum of the time data at which the second input of the timing check element changed and the second timing data of the timing check element is the time at which the first input of the timing check element changed. This logic simulation method is characterized in that the element outputs timing error data when it is larger than data.
作用
前述したように、タイミングチェック素子をシミュレー
とする論理回路に挿入して用いることにより、タイミン
グ検証を論理シミュレーシヨンと同時に行なうことを可
能とし、このタイミングチェック素子が前述した処理を
行なうことにより、簡単にタイミング検証を行なうこと
を可能とする。As mentioned above, by inserting and using a timing check element in a logic circuit to be simulated, timing verification can be performed simultaneously with logic simulation, and by this timing check element performing the above-mentioned processing, To easily perform timing verification.
実施例
以下に図面を用いて本発明に係る論理シミュレーション
方法の実施例を説明する。Embodiments Below, embodiments of the logic simulation method according to the present invention will be described with reference to the drawings.
第１図は本発明に係る論理シミュレーション方法におい
て用いるタイミングチェック素子を示したブロック図で
あり、１０はタイミングチェック素子である。またＬｏ
ｔは検査入力、１０ｃは基準入力、１０ｒは参照入力で
ある。FIG. 1 is a block diagram showing a timing check element used in the logic simulation method according to the present invention, and 10 is a timing check element. Also Lo
t is a test input, 10c is a standard input, and 10r is a reference input.
まず論理シミュレーシヨンを開始するに先立って、第 ２図に示すようにタイミングチェック素子を挿入する。First, before starting the logic simulation, Insert the timing check element as shown in Figure 2.
ここで２１はタイミングチェックを行うＤフリップフロ
ップであり、２２はＤフリップフロップ２１のデータ入
力２１ｄとクロック入力２１Ｃとの間のタイミングチェ
ックを行うために挿入した第１図に示したタイミングチ
ェック素子１０である。Ｄフリップフロップ２１がクロ
ック入力２１ｃの立ち上がりで動作するものであれば、
タイミングチェック素子２２の参照人力１０ｒには”１
”を入力しておく。Ｄフリップフロップ２１がクロック
入力２１ｃの立ち下がりで動作するものであれば、タイ
ミングチェック素子２２の参照人力１０ｒには”０”を
入力しておけばよい。Here, 21 is a D flip-flop that performs a timing check, and 22 is a timing check element 10 shown in FIG. 1 inserted to perform a timing check between the data input 21d and the clock input 21C of the D flip-flop 21. It is. If the D flip-flop 21 operates at the rising edge of the clock input 21c,
The reference human power 10r of the timing check element 22 is “1”.
If the D flip-flop 21 operates at the falling edge of the clock input 21c, it is sufficient to input "0" to the reference power 10r of the timing check element 22.
尚、本実施例の説明においては、Ｄフリップフロップ２
１はクロック入力２１ｃの立ち上がりで動作するものと
する。従って、タイミングチェック素子２２の参照人力
１０ｒには”ｌ”を入力しておく。In addition, in the description of this embodiment, the D flip-flop 2
1 is assumed to operate at the rising edge of the clock input 21c. Therefore, "l" is input to the reference human power 10r of the timing check element 22.
タイミングチェック素子２２に対応する論理シミュレー
シーンに係るデータは第３図に示すようになる。Data related to the logic simulation scene corresponding to the timing check element 22 is as shown in FIG.
第３図は本発明に係る論理シミュレーション方法におい
て、論理回路中に挿入されたタイミングチェック素子に
対応する論理シミュレーションに係るデータの一部を示
した構成図である。ここで、３１はタイミングチェック
素子２２の第１の入力即ち検査人力Ｊｏｔが変化した時
刻データであり、３２はタイミングチェック素子２２の
第２の入力即ち基準人力１０ｃが変化した時刻データで
ある。FIG. 3 is a configuration diagram showing part of data related to logic simulation corresponding to a timing check element inserted into a logic circuit in the logic simulation method according to the present invention. Here, 31 is the time data when the first input of the timing check element 22, that is, the inspection human power Jot, has changed, and 32 is the time data when the second input of the timing check element 22, that is, the reference human power 10c has changed.
また、３３は第１のタイミングデータであり３４は第２
のタイミングデータである。さらに、３５はタイミング
チェック素子２２の基準人力１０ｃの状態、３６はタイ
ミングチェック素子２２の参照人力１０ｒの状態である
。Further, 33 is the first timing data, and 34 is the second timing data.
This is the timing data. Furthermore, 35 is the state of the reference human power 10c of the timing check element 22, and 36 is the state of the reference human power 10r of the timing check element 22.
ここでタイミングチェック素子２２の第１のタイミング
データ３３にはＤフリップフロップ２１のセットアツプ
タイムを格納し、タイミングチェック素子２２の第２の
タイミングデータ３４にはＤフリップフロップ２１のホ
ールドタイムを格納しておく。Here, the first timing data 33 of the timing check element 22 stores the set-up time of the D flip-flop 21, and the second timing data 34 of the timing check element 22 stores the hold time of the D flip-flop 21. I'll keep it.
通常の論理ゲートに関しては、第１のタイミングデータ
３３及び第２のタイミングデータ３４には、立ち上がり
遅延及び立ち下がり遅延が格納される。従って、本発明
においてはタイミングチェック素子１０を用いることに
よって本来の論理シミュレーシーンと異なるデータ構造
となる部分はごくわずかである。Regarding a normal logic gate, the first timing data 33 and the second timing data 34 store rise delays and fall delays. Therefore, in the present invention, by using the timing check element 10, there are only a few parts where the data structure differs from the original logic simulation scene.
尚、論理シミュレーションを実行するにあたり、通常第
３図に示したデータの他にデータが必要であるが、本発
明の詳細な説明には無関係であるので省略する。It should be noted that data other than the data shown in FIG. 3 is normally required to perform a logic simulation, but these data are omitted as they are irrelevant to the detailed description of the present invention.
さて、論理シミュレーションが実行されると以下に述べ
るようにしてタイミングチェックが行なわれる。Now, when the logic simulation is executed, a timing check is performed as described below.
Ｄフリップフロップ２１のクロック入力２１ｃが変化し
たとき、これと接続されているタイミングチェック素子
２２の基準人力１０ｃも変化する。When the clock input 21c of the D flip-flop 21 changes, the reference power 10c of the timing check element 22 connected thereto also changes.
このとき、タイミングチェック素子２２の基準人力１０
ｃが変化した時刻データ３２に現在のシミニレーシ日ン
時刻をセットし、変化した後の状態をタイミングチェッ
ク素子２２の基準人力１０ｃの状態３５にセットする。At this time, the standard human power of the timing check element 22 is 10
The current shift date and time is set to the time data 32 at which c changed, and the state after the change is set to the state 35 of the reference human power 10c of the timing check element 22.
このときタイミングチェック素子２２の検査人力１０１
が変化した時刻データ３１にはこの入力が以前に変化し
たときの時刻即ちＤフリップフロップ２１のデータ人力
２１ｄが変化したときの時刻が格納されている。At this time, the human power 101 for inspecting the timing check element 22
The change time data 31 stores the time when this input previously changed, that is, the time when the data input 21d of the D flip-flop 21 changed.
この後第４図に示す流れ図に従ってタイミングチェック
を行なう。Thereafter, a timing check is performed according to the flowchart shown in FIG.
即ち、まずタイミングチェック素子２２の基♀入力１０
ｃが変化したかどうがステップ４１で判定する。ここで
タイミングチェック素子２２の基準人力１０ｃが変化し
たのであれば次にステップ４２でタイミングチェック素
子２２の基準入力１０ｃの変化した後の状態３５とタイ
ミングチェック素子２２の参照人力１０ｒの状態３６を
比較する。That is, first, the base input 10 of the timing check element 22
It is determined in step 41 whether c has changed. If the reference human power 10c of the timing check element 22 has changed, then in step 42, the state 35 after the change of the reference input 10c of the timing check element 22 is compared with the state 36 of the reference human power 10r of the timing check element 22. do.
ここでタイミングチェック素子２２の基準人力１０ｃの
状態３５とタイミングチェック素子２２の参照人力１０
ｒの状態３６とが等しければＤフリップフロップ２１の
クロック入力２１ｃが立ち上がったことになる。Here, the state 35 of the reference human power 10c of the timing check element 22 and the reference human power 10 of the timing check element 22
If the state 36 of r is equal, it means that the clock input 21c of the D flip-flop 21 has risen.
この場合、ステップ４３でタイミングチェック素子２２
の検査入力１０１が変化した時刻データ３１＜！：第１
のタイミングデータ３３の和がタイミングチェック素子
２２の基準人力１０ｃが変化した時刻データ３２より大
きいかどうが比較判定する。In this case, in step 43, the timing check element 22
The time data 31<! when the inspection input 101 of :1st
A comparison is made to determine whether the sum of the timing data 33 is greater than the time data 32 at which the reference human power 10c of the timing check element 22 changed.
ステップ４３での比較判定の結果、タイミングチェック
素子２２の検査入力１０ｔが変化した時刻データ３１と
第１のタイミングデータ３３の和がタイミングチェック
素子２２の基準人力１０ｃが変化した時刻データ３２よ
り大きいならば、ステップ４４でタイミングエラーデー
タを出力する。As a result of the comparison in step 43, if the sum of the time data 31 and the first timing data 33 at which the test input 10t of the timing check element 22 changed is greater than the time data 32 at which the reference human power 10c of the timing check element 22 changed. For example, in step 44, timing error data is output.
これはＤフリップフロップ２１のデータ人力２１ｄの変
化後セットアツプタイム経過以前にクロック入力２１ｃ
が立ち上がったことを示す。This occurs after the data input 21d of the D flip-flop 21 changes and before the set-up time elapses.
indicates that it has risen.
ステップ４３での比較判定の結果、タイミングチェック
素子２２の検査人力１０ｔが変化した時刻データ３１と
第１のタイミングデータ３３の和がタイミングチェック
素子２２の基準人力１０ｃが変化した時刻データ３２以
下ならば、Ｄフリップフロップ２１のデータ入力２１ｄ
の変化とクロック入力２１ｃの立ち上がりとの間にセッ
トアツプタイム以上の余裕があることになるためタイミ
ングエラーデータを出力せずに処理を終了する。As a result of the comparison and determination in step 43, if the sum of the time data 31 and the first timing data 33 at which the testing manpower 10t of the timing check element 22 changed is less than or equal to the time data 32 at which the reference manpower 10c of the timing check element 22 changed. , data input 21d of D flip-flop 21
Since there is a margin longer than the set-up time between the change in and the rise of the clock input 21c, the process is terminated without outputting timing error data.
また、ステップ４２でタイミングチェック素子２２の基
準人力１０ｃの変化した後の状態３５とタイミングチェ
ック素子２２の参ｊ（６人力１０ｒの状態３６を比較し
た結果、タイミングチェック素子２２の基準人力１０ｃ
の状態３５とタイミングチェック素子２２の参照人力１
０ｒの状態とが異なればＤフリッププロップ２１のクロ
ック人力２１ｃの変化は立ち上がりではないので処理を
終了する。In addition, as a result of comparing the state 35 after the reference human power 10c of the timing check element 22 changes in step 42 and the state 36 of the timing check element 22 (6 manpower 10r), the reference human power 10c of the timing check element 22 is compared.
state 35 and reference human power 1 of timing check element 22
If the state differs from the state of 0r, the change in the clock input 21c of the D flip-flop 21 is not a rising edge, and the process ends.
ステップ４１でタイミングチェック素子２２の基準人力
１０ｃが変化したかどうか判定したとき、タイミングチ
ェック素子２２の基準人力１０ｃが変化していない場合
、次にステップ４５でタイミングチェック素子２２の検
査人力１０ｔが変化したかどうか判定する。When it is determined in step 41 whether or not the reference human force 10c of the timing check element 22 has changed, if the reference human force 10c of the timing check element 22 has not changed, then in step 45 the test human force 10t of the timing check element 22 has changed. Determine whether or not.
このときタイミングチェック素子２２の検査人力１０ｔ
が変化していた場合、ステップ４６でタイミングチェッ
ク素子２２の基準人力１０ｃの状態３５とタイミングチ
ェック素子２２の参照人力１０ｒの状ｅ、３６を比較す
る。At this time, the human power for testing the timing check element 22 is 10 tons.
If has changed, in step 46, the state 35 of the reference human power 10c of the timing check element 22 is compared with the states e and 36 of the reference human power 10r of the timing check element 22.
ステップ４６での比較の結果、タイミングチェック素子
２２の基準人力１０ｃの状態３５とタイミングチェック
素子２２の参照人力１０ｒの状態３６とが等しければ、
ステップ４７でタイミングチェック素子２２の基準人力
１・ＯＣが変化した時刻データ３２と第２のタイミング
データ３４の和がタイミングチェック素子２２の検査人
力Ｌｏｔが変化した時刻データ３１より大きいかどうか
比較判定する。As a result of the comparison in step 46, if the state 35 of the reference human power 10c of the timing check element 22 and the state 36 of the reference human power 10r of the timing check element 22 are equal,
In step 47, it is compared and determined whether the sum of the time data 32 at which the reference human force 1.OC of the timing check element 22 changed and the second timing data 34 is greater than the time data 31 at which the test human force Lot of the timing check element 22 changed. .
ステップ４７での比較の結果、タイミングチェック素子
２２の基準人力１０ｃが変化した時刻データ３２と第２
のタイミングデータ３４の和がタイミングチェック素子
２２の検査人力Ｌｏｔが変化した時刻データ３１より大
きい場合、ステップ４８でタイミングエラーデータを出
力する。これはＩ〕フリップフロップ２１のデータ入力
２１ｄの変化がクロック入力２１ｃが立ち上がり後ホー
ルドタイム経過以前に変化したことを示す。As a result of the comparison in step 47, the time data 32 and the second
If the sum of the timing data 34 is greater than the time data 31 when the inspection force Lot of the timing check element 22 changes, timing error data is output in step 48. This indicates that the data input 21d of the flip-flop 21 changes before the hold time elapses after the clock input 21c rises.
ステップ４５でタイミングチェック素子２２の検査人力
１０ｔが変化していなかった場合、Ｄフリップフロップ
２１のデータ入力２１ｄ及びクロック入力２１ｃのいず
れも変化していないことになるため、処理を終了する。If the test force 10t of the timing check element 22 has not changed in step 45, this means that neither the data input 21d nor the clock input 21c of the D flip-flop 21 has changed, and the process ends.
また、ステップ４６でタイミングチェック素子２２の基
準人力１０ｃの状態３５とタイミングチェック素子２２
の参照人力１０ｒの状態３Ｇを比較した結果、タイミン
グチェック素子２２の基準人力１０ｃの状態３５とタイ
ミングチェック素子２２の参照人力１０ｒの状態３６と
が異なれば、］〕フリップフロップ２１のデータ入力２
１ｄの変化はクロック入力２１ｃの立ち下がり後の変化
であるためタイミングチェックの必要がなく、従って処
理を終了する。Further, in step 46, the state 35 of the reference human power 10c of the timing check element 22 and the timing check element 22
As a result of comparing the state 3G of the reference human power 10r, if the state 35 of the reference human power 10c of the timing check element 22 and the state 36 of the reference human power 10r of the timing check element 22 are different, then ]] Data input 2 of the flip-flop 21
Since the change in 1d occurs after the falling edge of the clock input 21c, there is no need for a timing check, and therefore the process ends.
ステップ４７でタイミングチェック素子２２の基準人力
１０ｃが変化した時刻データ３２と第２のタイミングデ
ータ３４の和がタイミングチェック素子２２の検査人力
１０ｔが変化した時刻データ３１以下ならば、クロック
入力２１ｃが立ち上がりとＤフリップフロップ２１のデ
ータ人力２１ｄの変化との間にホールドタイム以」二の
余裕があることになるためタイミングエラーデータを出
力せずに処理を終了する。In step 47, if the sum of the time data 32 at which the reference human power 10c of the timing check element 22 changed and the second timing data 34 is less than or equal to the time data 31 at which the test human power 10t of the timing check element 22 changed, the clock input 21c rises. Since there is a margin longer than the hold time between the change in the data output 21d and the change in the data input 21d of the D flip-flop 21, the process is terminated without outputting timing error data.
発明の効果
以上の説明から明らかなように、本発明に係る論理シミ
ュレーシ日ン方法は、簡単な処理でタイミングチェック
を可能ならしめ、大きな実用上の効果を有するものであ
る。Effects of the Invention As is clear from the above explanation, the logic simulation date method according to the present invention enables timing check with simple processing and has great practical effects.
第１図は本発明に係る論理シミュレーシロン方法におい
て用いるタイミングチェック素子を示したブロック図、
第２図は本発明に係る論理シミュレーション方法の実施
例を示した概略回路図、第３図は本発明に係る論理シミ
ュレーシｅン方法において、論理回路中に挿入されたタ
イミングチェック素子に対応する論理シミュレーシ日ン
に係るデータの一部を示した構成図、第４図は本発明に
係る論理シミュレーシロン方法において用いるタイミン
グチェック素子の処理を示した流れ図である。
１０、、、、 タイミングチェック素子。FIG. 1 is a block diagram showing a timing check element used in the logic simulation method according to the present invention;
FIG. 2 is a schematic circuit diagram showing an embodiment of the logic simulation method according to the present invention, and FIG. 3 corresponds to a timing check element inserted into a logic circuit in the logic simulation method according to the present invention. FIG. 4 is a block diagram showing part of the data related to the logic simulation date, and FIG. 4 is a flowchart showing the processing of the timing check element used in the logic simulation method according to the present invention. 10. Timing check element.
Claims (1)
子を挿入した論理回路にシミュレートする論理回路を変
換した後シミュレーションを実行する論理シミュレーシ
ョン方法であって、前期タイミングチェック素子が第１
、第２及び第３の入力を備え、論理回路に挿入されたタ
イミングチェック素子に対応して前記第１の入力が変化
した時刻データと前記第２の入力が変化した時刻データ
と第１及び第２のタイミングデータとを記憶する手段を
備え、該タイミングチェック素子の第２の入力が変化し
該タイミングチェック素子の第３の入力と同じ状態にな
った場合、該タイミングチェック素子の第１の入力が変
化した時刻データと該タイミングチェック素子の第１の
タイミングデータの和が該タイミングチェック素子の第
２の入力が変化した時刻データより大きい場合タイミン
グエラーデータを出力し、該タイミングチェック素子の
第１の入力が変化した時、該タイミングチェック素子の
第２の入力が該タイミングチェック素子の第３の入力と
同じ状態である場合、該タイミングチェック素子の第２
の入力が変化した時刻データと該タイミングチェック素
子の第２のタイミングデータの和が該タイミングチェッ
ク素子の第１の入力が変化した時刻データより大きい場
合タイミングエラーデータを出力する素子であることを
特徴とする論理シミュレーション方法。A logic simulation method in which a simulation is executed after converting a logic circuit to be simulated into a logic circuit in which a timing check element is inserted at a location where a timing check is performed, wherein the first timing check element is the first one.
, having second and third inputs, and time data at which the first input changes, time data at which the second input changes, and the first and third inputs, corresponding to a timing check element inserted in a logic circuit. 2 timing data, and when the second input of the timing check element changes and becomes the same state as the third input of the timing check element, the first input of the timing check element If the sum of the time data that changed and the first timing data of the timing check element is greater than the time data that the second input of the timing check element changed, timing error data is output, and the first timing data of the timing check element outputs timing error data. If the second input of the timing check element is in the same state as the third input of the timing check element when the input of the timing check element changes, the second input of the timing check element changes.
The element is characterized in that it outputs timing error data when the sum of the time data at which the input of the timing check element changes and the second timing data of the timing check element is greater than the time data at which the first input of the timing check element changes. A logical simulation method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266391A JPH02112037A (en) | 1988-10-21 | 1988-10-21 | Logic simulating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266391A JPH02112037A (en) | 1988-10-21 | 1988-10-21 | Logic simulating method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02112037A true JPH02112037A (en) | 1990-04-24 |
Family
ID=17430285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266391A Pending JPH02112037A (en) | 1988-10-21 | 1988-10-21 | Logic simulating method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02112037A (en) |
-
1988
- 1988-10-21 JP JP63266391A patent/JPH02112037A/en active Pending
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