JPH02110898A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02110898A JPH02110898A JP63265144A JP26514488A JPH02110898A JP H02110898 A JPH02110898 A JP H02110898A JP 63265144 A JP63265144 A JP 63265144A JP 26514488 A JP26514488 A JP 26514488A JP H02110898 A JPH02110898 A JP H02110898A
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- JP
- Japan
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- differential amplifier
- output
- memory device
- semiconductor memory
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置における、差動増幅器回路に関
する。
する。
［従来の技術〕
第４図は、従来の差動増幅器回路の一例を示す図であり
、第５図は第４図の従来技術の特性図である。
、第５図は第４図の従来技術の特性図である。
第４図の従来技術では、Ｐチャネル型ＭＯ５ＦＥ Ｔ
ｔ ＋〜ｔ４を負荷とする差動増幅器１００には、互い
に相補な一対の信号ＤＢ、ＤＢが入力信号として接続さ
れており、また前記差動増幅器１００の一対の出力ＳＡ
、ＳＡはそれぞれ差動増幅器出力ドライバ１０．１１に
接続されている。
ｔ ＋〜ｔ４を負荷とする差動増幅器１００には、互い
に相補な一対の信号ＤＢ、ＤＢが入力信号として接続さ
れており、また前記差動増幅器１００の一対の出力ＳＡ
、ＳＡはそれぞれ差動増幅器出力ドライバ１０．１１に
接続されている。
上記の回路動作を第５図の特性図を参照しながら詳細に
以下に述べる。
以下に述べる。
待機状態において、差動増幅器制御信号５ＡＯＮは低レ
ベル（以降°”Ｉ、°と示す）であり、差動増幅器１０
０はオフ状態となっている。この時−対の差動増幅器出
力ＳＡ、ＳＡの電位は、Ｐチャネル型ＭＯ５ＦＥＴ負荷
ｊｌ 、ｊ２．ｊ３．ｊ＜により、Ｖ ＤＤ −Ｖ ｔ
ｈｐ＋△Ｖ（但し、ＶＤＤは電源電圧、ｖ ｔｈｐはｊ
＋、ｔ２．ｔ３．ｔ、のしきい値電圧、△Ｖはｊ＋、ｔ
２．ｔａ、ｔ４のリーク電流あるいはサブスレッシュホ
ールド電流などによる電圧増昇分）の電位に設定されて
いる。
ベル（以降°”Ｉ、°と示す）であり、差動増幅器１０
０はオフ状態となっている。この時−対の差動増幅器出
力ＳＡ、ＳＡの電位は、Ｐチャネル型ＭＯ５ＦＥＴ負荷
ｊｌ 、ｊ２．ｊ３．ｊ＜により、Ｖ ＤＤ −Ｖ ｔ
ｈｐ＋△Ｖ（但し、ＶＤＤは電源電圧、ｖ ｔｈｐはｊ
＋、ｔ２．ｔ３．ｔ、のしきい値電圧、△Ｖはｊ＋、ｔ
２．ｔａ、ｔ４のリーク電流あるいはサブスレッシュホ
ールド電流などによる電圧増昇分）の電位に設定されて
いる。
読み出し状態になると、５ＡＯＮは高レベル（以降゛Ｈ
”と示す）に変化し差動増幅器１００は活性化され、一
対の差動増幅器出力ＳＡ、ＳＡは、一対の人力信号ＤＢ
、ＤＢのデータに対応して、いずれか一方がｖ ｏｏ−
ｖ ｔｈｐ＋△Ｖの電位から°゛Ｌ°゛へ変化していく
、この差動増幅器出力のデータは、差動増幅器出力ドラ
イバ１０．１１によって一対のデータ線ＲＢ、ＲＢに伝
達されるが、伝達が開始されるのは、” Ｌ“°に変化
する側の差動増幅器出力がＶＬ （但し、ＶＬは差動
増幅器出力ドライバ１Ｏ１１１のロジックレベルである
。）に到達した時点である。
”と示す）に変化し差動増幅器１００は活性化され、一
対の差動増幅器出力ＳＡ、ＳＡは、一対の人力信号ＤＢ
、ＤＢのデータに対応して、いずれか一方がｖ ｏｏ−
ｖ ｔｈｐ＋△Ｖの電位から°゛Ｌ°゛へ変化していく
、この差動増幅器出力のデータは、差動増幅器出力ドラ
イバ１０．１１によって一対のデータ線ＲＢ、ＲＢに伝
達されるが、伝達が開始されるのは、” Ｌ“°に変化
する側の差動増幅器出力がＶＬ （但し、ＶＬは差動
増幅器出力ドライバ１Ｏ１１１のロジックレベルである
。）に到達した時点である。
［発明が解決しようとする課題ｊ
しかし、従来技術の回路においては、半導体記憶装置は
待機状態にある時、差動増幅器の出力はＶＤＤ−Ｖｔｈ
ｐ＋△■と、はとんど電源電圧近傍に設定されているた
め、差動増幅器がオンしてから、データ線ＲＢ、ＲＢに
データが伝達されてくるまでに、第５図で示す様にＴ、
たけ時間を要しており、このＴ１が大きければ大きいほ
ど、高速の半導体記憶装置を実現する際大きな問題とな
っていた。
待機状態にある時、差動増幅器の出力はＶＤＤ−Ｖｔｈ
ｐ＋△■と、はとんど電源電圧近傍に設定されているた
め、差動増幅器がオンしてから、データ線ＲＢ、ＲＢに
データが伝達されてくるまでに、第５図で示す様にＴ、
たけ時間を要しており、このＴ１が大きければ大きいほ
ど、高速の半導体記憶装置を実現する際大きな問題とな
っていた。
本発明は以上の問題点を解決するもので、その目的とす
るところは、読み出し時における差動増幅器回路での遅
延時間を抑えた高速の半導体記憶装置を提供するところ
にある。
るところは、読み出し時における差動増幅器回路での遅
延時間を抑えた高速の半導体記憶装置を提供するところ
にある。
［課題を解決するための手段１
本発明の半導体記憶装置は、逆位相である２つの入力信
号が入力され、ＭＯＳＦＥＴを負荷とする差動増幅器を
有する半導体記憶装置において、前記差動増幅器の出力
と接地電源間に、高抵抗具・荷が接続されていることを
特徴とする。
号が入力され、ＭＯＳＦＥＴを負荷とする差動増幅器を
有する半導体記憶装置において、前記差動増幅器の出力
と接地電源間に、高抵抗具・荷が接続されていることを
特徴とする。
［作 用］
本発明の上記の構成によれば、待機状態時にお＋−＋る
差動増幅器出力の電位を従来よりも低い値に設定するこ
とができ、読み出し時における、差動増幅器回路での遅
延時間を抑えることができる。
差動増幅器出力の電位を従来よりも低い値に設定するこ
とができ、読み出し時における、差動増幅器回路での遅
延時間を抑えることができる。
Ｃ実 施 例］
第１図は、本発明の実施例を示す回路図であり、第２図
は、第１図の回路の特性図である。
は、第１図の回路の特性図である。
第１図の回路では、Ｐチャネル型ＭＯ３ＦＥＴｔ１〜ｔ
４を負荷とする差動増幅器１００には、互いに相補な一
対の信号ＤＢ、ＤＢが入力信号として接続されており、
また、前記差動増幅器１００の一対の出力ＳＡ、ＳＡは
それぞれ差動増幅器出力ドライバ１０．１１に接続され
ている。上記の回路動作を第２図の特性図を参照しなが
ら詳細に以下に述べる６ 待機状態において、差動増幅器制御信号５ＡＯＮは°゛
Ｌ°°であり、差動増幅器１００はオフ状態となってい
る。この時一対の差動増幅器出力ＳＡ、ＳＡの電位はＰ
チャネル型ＭＯＳＦＥＴ負荷ｊ＋、ｊ２＋ ｊ３．ｊ
４と、高抵抗負荷Ｒ２、Ｒ２によって、ｖ ｏｏ−ｖ
ｔｈｐ＋△■−Δ■′（但し、ＶＤＤは電源電圧、ｖ
ｔｈｐはｊ＋、ｊ２、ｊｓ−ｊ＜（７）しキイ値電圧、
Δｖはｔ＋、ｔａ、ｔｌ、ｔ４のリーク電流あるいはサ
ブスレッシュホールド電流などによる電圧増昇分、八■
′はＲ，、Ｒ２のリーク電流による電圧降下分）に設定
されている。
４を負荷とする差動増幅器１００には、互いに相補な一
対の信号ＤＢ、ＤＢが入力信号として接続されており、
また、前記差動増幅器１００の一対の出力ＳＡ、ＳＡは
それぞれ差動増幅器出力ドライバ１０．１１に接続され
ている。上記の回路動作を第２図の特性図を参照しなが
ら詳細に以下に述べる６ 待機状態において、差動増幅器制御信号５ＡＯＮは°゛
Ｌ°°であり、差動増幅器１００はオフ状態となってい
る。この時一対の差動増幅器出力ＳＡ、ＳＡの電位はＰ
チャネル型ＭＯＳＦＥＴ負荷ｊ＋、ｊ２＋ ｊ３．ｊ
４と、高抵抗負荷Ｒ２、Ｒ２によって、ｖ ｏｏ−ｖ
ｔｈｐ＋△■−Δ■′（但し、ＶＤＤは電源電圧、ｖ
ｔｈｐはｊ＋、ｊ２、ｊｓ−ｊ＜（７）しキイ値電圧、
Δｖはｔ＋、ｔａ、ｔｌ、ｔ４のリーク電流あるいはサ
ブスレッシュホールド電流などによる電圧増昇分、八■
′はＲ，、Ｒ２のリーク電流による電圧降下分）に設定
されている。
読み出し状態になると、５ＡＯＮは゛Ｈパに変化し差動
増幅器１００は活性化され、一対の差動増幅器出力ＳＡ
、ＳＡは、一対の入力信号ＤＢ、ＤＢのデータに対応し
て、いずれか一方が、Ｖ ＤＤ−Ｖ ｔｈｐ＋△Ｖ−△
Ｖ′の電位がら’ Ｉ−”へ変化する。この時、Ｖ Ｄ
Ｄ −Ｖ ｔｈｐ＋△Ｖ−△Ｖ′の電位は、従来技術の
待機時の電位ＶＯＯ−ｖ ｔｈｐ・＋△■よりも△Ｖ′
だけ低い電位であるので、次段に接続された差動増幅器
出力ドライバ１０．１１のロジックレベルであるＶＬに
非常に近い値に設定されている。この為、第２図で示す
様にＴ１のセンス値は非常に小さく、センスアンプ出力
が変化するのとほとんど同時にデータ線にデータが伝達
され始め、差動増幅回路での遅延がほとんどなくなり、
高速の半導体記憶装置を実現することが可能となる。ま
た、差動増幅器出力ＳＡ、ＳＡが°゛Ｌ”に到達するま
での時間も短縮されるので、差動増幅器出力ドライバで
の貫通電流が流れる時間も短縮され、低消費電流の半導
体記憶装置を実現することも可能である。
増幅器１００は活性化され、一対の差動増幅器出力ＳＡ
、ＳＡは、一対の入力信号ＤＢ、ＤＢのデータに対応し
て、いずれか一方が、Ｖ ＤＤ−Ｖ ｔｈｐ＋△Ｖ−△
Ｖ′の電位がら’ Ｉ−”へ変化する。この時、Ｖ Ｄ
Ｄ −Ｖ ｔｈｐ＋△Ｖ−△Ｖ′の電位は、従来技術の
待機時の電位ＶＯＯ−ｖ ｔｈｐ・＋△■よりも△Ｖ′
だけ低い電位であるので、次段に接続された差動増幅器
出力ドライバ１０．１１のロジックレベルであるＶＬに
非常に近い値に設定されている。この為、第２図で示す
様にＴ１のセンス値は非常に小さく、センスアンプ出力
が変化するのとほとんど同時にデータ線にデータが伝達
され始め、差動増幅回路での遅延がほとんどなくなり、
高速の半導体記憶装置を実現することが可能となる。ま
た、差動増幅器出力ＳＡ、ＳＡが°゛Ｌ”に到達するま
での時間も短縮されるので、差動増幅器出力ドライバで
の貫通電流が流れる時間も短縮され、低消費電流の半導
体記憶装置を実現することも可能である。
以上、ここまでは第１図の様に、２個の差動増幅器な組
み合わせた差動増幅器回路について述べてきたが、本発
明は、第３図に示した、１個の差動増幅器の出力に応用
しても、また、３個以上の差動増幅器を組み合わせた差
動増幅器回路の出力に応用しても、同様の効果を得られ
ることは言うまでもない。
み合わせた差動増幅器回路について述べてきたが、本発
明は、第３図に示した、１個の差動増幅器の出力に応用
しても、また、３個以上の差動増幅器を組み合わせた差
動増幅器回路の出力に応用しても、同様の効果を得られ
ることは言うまでもない。
また、第１図では高抵抗負荷をポリシリコンにより構成
したが、Ｍ ＯＳ Ｆ Ｅ Ｔにより構成してもよい。
したが、Ｍ ＯＳ Ｆ Ｅ Ｔにより構成してもよい。
［発明の効果］
以上述べたように、本発明によれば、差動増幅器の出力
と接地電源との高抵抗負荷を接続することにより、差動
増幅器出力の電位が電源電圧近傍まで上昇しすぎない様
に設定できる。このことにより、メモリセルのＩＮ報読
み出し時における差動増幅器回路での遅延時間を非常に
小さくでき、また、差動増幅器出力ドライバでの貫通電
流を抑えることができ、高速で且つ低消費電流の半導体
記憶装置を提供することができる。
と接地電源との高抵抗負荷を接続することにより、差動
増幅器出力の電位が電源電圧近傍まで上昇しすぎない様
に設定できる。このことにより、メモリセルのＩＮ報読
み出し時における差動増幅器回路での遅延時間を非常に
小さくでき、また、差動増幅器出力ドライバでの貫通電
流を抑えることができ、高速で且つ低消費電流の半導体
記憶装置を提供することができる。
第１図は本発明にかがる半導体記憶装置の実施例を示す
図、第２図は第１図の回路の特性図、第３図は本発明の
他の実施例を示す図、第４図は従来技術を示す図、第５
図は第４図の従来技術の特性図を示す図である。 ｔｌ 〜ｔ４ 、 ｔｏｏ、 ｔｒ２〜ｔＰチャネ
ル型ＭＯ５ＦＥＴ ｔ、〜ｊｓ、ｊ＋＋、 ｔｌｓ〜ｔ Ｎチャネル型ＭＯ５ＦＥＴ ｔｏ、１１．１２ 差動増幅器出力ドライバ １００．２００ ・・・差動増幅器 ＤＢ、ＤＢ・・入力信号 ＳＡ、ＳＡ・・差動増幅器出力 ＲＢ、ＲＢ・ データ線 Ｒ１，Ｒ２、Ｒ３ ・・・高抵抗負荷 ５ＡＯＮ・・・差動増幅器制御信号 ＲＢＣＬ１．・差動増幅器出力ドライバ制御信号 Ｃ，、Ｃ，・・・イコライズ制御信号 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 図
図、第２図は第１図の回路の特性図、第３図は本発明の
他の実施例を示す図、第４図は従来技術を示す図、第５
図は第４図の従来技術の特性図を示す図である。 ｔｌ 〜ｔ４ 、 ｔｏｏ、 ｔｒ２〜ｔＰチャネ
ル型ＭＯ５ＦＥＴ ｔ、〜ｊｓ、ｊ＋＋、 ｔｌｓ〜ｔ Ｎチャネル型ＭＯ５ＦＥＴ ｔｏ、１１．１２ 差動増幅器出力ドライバ １００．２００ ・・・差動増幅器 ＤＢ、ＤＢ・・入力信号 ＳＡ、ＳＡ・・差動増幅器出力 ＲＢ、ＲＢ・ データ線 Ｒ１，Ｒ２、Ｒ３ ・・・高抵抗負荷 ５ＡＯＮ・・・差動増幅器制御信号 ＲＢＣＬ１．・差動増幅器出力ドライバ制御信号 Ｃ，、Ｃ，・・・イコライズ制御信号 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）第 図
Claims (1)
- 逆位相である２つの入力信号が入力され、ＭＯＳＦＥＴ
を負荷とする差動増幅器を有する半導体記憶装置におい
て、前記差動増幅器の出力と接地電源間に高抵抗負荷が
接続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265144A JPH02110898A (ja) | 1988-10-20 | 1988-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265144A JPH02110898A (ja) | 1988-10-20 | 1988-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02110898A true JPH02110898A (ja) | 1990-04-24 |
Family
ID=17413244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265144A Pending JPH02110898A (ja) | 1988-10-20 | 1988-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02110898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313895A (ja) * | 1990-06-04 | 1992-11-05 | Motorola Inc | 検出増幅回路およびその実行方法 |
| JPH04368694A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | 感知増幅器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043294A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体メモリ装置 |
| JPS61232708A (ja) * | 1985-04-08 | 1986-10-17 | Sony Corp | 平衡型差動増幅器 |
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1988
- 1988-10-20 JP JP63265144A patent/JPH02110898A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043294A (ja) * | 1983-08-18 | 1985-03-07 | Toshiba Corp | 半導体メモリ装置 |
| JPS61232708A (ja) * | 1985-04-08 | 1986-10-17 | Sony Corp | 平衡型差動増幅器 |
| JPS6246486A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04313895A (ja) * | 1990-06-04 | 1992-11-05 | Motorola Inc | 検出増幅回路およびその実行方法 |
| JP2794990B2 (ja) * | 1990-06-04 | 1998-09-10 | モトローラ・インコーポレイテッド | 検出増幅回路およびその実行方法 |
| JPH04368694A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | 感知増幅器 |
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