JPH02103797A - Sense amplifying circuit - Google Patents
Sense amplifying circuitInfo
- Publication number
- JPH02103797A JPH02103797A JP63254720A JP25472088A JPH02103797A JP H02103797 A JPH02103797 A JP H02103797A JP 63254720 A JP63254720 A JP 63254720A JP 25472088 A JP25472088 A JP 25472088A JP H02103797 A JPH02103797 A JP H02103797A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- amplifier circuit
- circuit
- current mirror
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的書換可能な読出し専用メモリ（ＥＰＲ
ＯＭ）用のセンスアンプ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an electrically rewritable read-only memory (EPR).
OM) sense amplifier circuit.
従来のＥＰＲＯＭ用センスアンプ回路は、アイ・ニス・
ニス・シー・シー １９８４年、ダイジェスト オブ
テクニカル ペーパーズ、第１４２頁から第１４３頁（
ＴＳＳＣＣ１９８４，Ｄｊ、ｇｅｓｔ ｏｆＴｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ円）１．４２−１４３）におい
て論じられている。この従来例では、製造バラツキや温
度変化によるメモリセル特性の変化によって、センスア
ンプの動作マージンが狭くなることを防ぐために、ダミ
ーセルとカレントミラー回路を用いている。さらに高速
化のために、アＩくレス変化検出（ＡＴＤ）回路からの
信号を用いて、データ線のプリチャージを行なっている
。このため、製造バラツキや温度変化に対して十分な動
作マージンがある高速なＥ Ｐ Ｒ，ＯＭが構成できる
。The conventional sense amplifier circuit for EPROM is
Nis C C 1984, Digest of
Technical Papers, pp. 142-143 (
TSSCC1984, Dj, guest of Techn
ical Papers 1.42-143). In this conventional example, a dummy cell and a current mirror circuit are used to prevent the operating margin of the sense amplifier from becoming narrower due to changes in memory cell characteristics due to manufacturing variations or temperature changes. In order to further increase the speed, the data line is precharged using a signal from the voltage transition detection (ATD) circuit. Therefore, a high-speed EPR, OM with sufficient operating margin against manufacturing variations and temperature changes can be constructed.
上記従来技術は、プリチャージ信号をＡ、 Ｔ Ｄ回路
により生成しているため、回路規模が大きくなる。また
、カレントミラー回路の出力端子の電圧変動が大きいた
め、プリチャージを行なっても、この端子の立下り時間
を短くすることはできないという問題があった。In the above-mentioned conventional technology, the precharge signal is generated by the A and TD circuits, so the circuit scale becomes large. Furthermore, since the voltage fluctuation at the output terminal of the current mirror circuit is large, there is a problem in that even if precharging is performed, it is not possible to shorten the fall time of this terminal.
本発明の目的は、データ線の電圧変動を小さくすること
により、プリチャージを行なわなくても高速動作ができ
、動作マージンの広いセンスアンプ回路を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a sense amplifier circuit that can operate at high speed without precharging and has a wide operating margin by reducing voltage fluctuations on a data line.
本発明の他の目的は、経時変化のより小さいセンスアン
プ回路を提供することにある。Another object of the present invention is to provide a sense amplifier circuit that exhibits less change over time.
本発明の他の目的は、メモリが非動作時には、リーク以
外の電流を消費しないセンスアンプ回路を提供すること
にある。Another object of the present invention is to provide a sense amplifier circuit that does not consume current other than leakage when the memory is not in operation.
本発明の他の目的は、占有面積が小さいセンスアンプ回
路により、マイクロプログラムリードオンリーメモリ（
μＲ，ＯＭ ）やプログラマブル ロジックアレイ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｊｃ Ａｒｒａｙ ：
ＰＬＡ）あるいはプログラマブル ロジック デバイ
ス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｊｃ Ｄｅｖｉ
ｃｅ ： Ｐ Ｌ Ｄ）に好適なセンスアンプ回路を提
供することにある。Another object of the present invention is to provide a microprogram read-only memory (
μR, OM) and programmable logic arrays (P
rogrammable Logjc Array:
PLA) or programmable logic device (Programmable Logjc Devi)
An object of the present invention is to provide a sense amplifier circuit suitable for PLD.
」−記［］的を達成するために、本発明のセンスアンプ
回路は、複数のメモリセルが接続されているデータ線を
第１の極性の第１のカレントミラー回路の入力に接続し
、前記メモリセルと同じ素子構造を持つ１個以上のダミ
ーセルが接続されているダミーデータ線を第１の極性の
第２のカレン１−ミラー回路の入力に接続し、該第２の
カレントミラー回路の出力を前記第４の極性とは反対極
性の第３のカレントミラー回路の入力に接続し、該第３
のカレントミラー回路の出力を前記第１の出力に接続し
この点をセンスアンプ出力としたものである。” - In order to achieve the above objective, the sense amplifier circuit of the present invention connects a data line to which a plurality of memory cells are connected to an input of a first current mirror circuit of a first polarity, and A dummy data line to which one or more dummy cells having the same element structure as the memory cell is connected is connected to an input of a second current mirror circuit of the first polarity, and an output of the second current mirror circuit is connected. is connected to the input of a third current mirror circuit having a polarity opposite to the fourth, and the third
The output of the current mirror circuit is connected to the first output, and this point is used as the sense amplifier output.
また、本発明のセンスアンプ回路は、データ線の電圧変
動を小さくするために、データ線と前記第１のカレント
ミラー回路の入力の間、および前記ダミーデータ線と前
記第２のカレン１−ミラー回路の入力の間の各々に電圧
リミッタ用素子を設置したものである。Furthermore, in order to reduce voltage fluctuations in the data line, the sense amplifier circuit of the present invention provides a connection between the data line and the input of the first current mirror circuit, and between the dummy data line and the second current mirror circuit. A voltage limiter element is installed between each input of the circuit.
また、本発明のセンスアンプ回路は占有面積を小さくす
るために、前記第１．第２のカレントミラー回路をＰ形
Ｍｏｓ＋〜ランジスタを用いて構成し、前記第３のカレ
ントミラー回路と電圧リミッタ用素子をｎ形ＭＯＳトラ
ンジスタにより構成したものである。Furthermore, in order to reduce the occupied area, the sense amplifier circuit of the present invention has the functions of the first. The second current mirror circuit is constructed using P-type Mos+ transistors, and the third current mirror circuit and the voltage limiter element are constructed using n-type MOS transistors.
また、本発明のセンスアンプ回路は、より高速な動作を
させるために、前記第１．第２のカレントミラー回路を
ｐｎｐ トランジスタを用いて構成し、前記第３のカレ
ントミラー回路と電圧リミッタ用素子をｎｐｎトランジ
スタにより構成したものである。Further, in order to operate the sense amplifier circuit of the present invention at higher speed, the first. The second current mirror circuit is constructed using a pnp transistor, and the third current mirror circuit and the voltage limiter element are constructed using npn transistors.
また、本発明のセンスアンプ回路は、特性の経時変化を
小さくするために、前記メモリセルの制御端子が接続さ
れている複数のワード線の各々に、前記ダミーセルの制
御端子を接続したものである。Further, in the sense amplifier circuit of the present invention, the control terminal of the dummy cell is connected to each of a plurality of word lines to which the control terminal of the memory cell is connected, in order to reduce changes in characteristics over time. .
また、本発明のセンスアンプ回路は、メモリが非動作時
には、リーク以外の電流を消費しないようにするために
、非動作時には、前記電圧リミッタ用素子の制御端子に
これらの電圧リミッタ用素子が非導通状態となるような
電圧を印加するようにしたものである。Furthermore, in the sense amplifier circuit of the present invention, in order to prevent the memory from consuming current other than leakage when the memory is not operating, these voltage limiter elements are connected to the control terminals of the voltage limiter elements when the memory is not operating. A voltage is applied to bring the device into a conductive state.
本発明においては、データ線をカレントミラー回路の入
力に接続しており、この点の電圧変動は２Ｉｎ／ｇｍ
（約ＩＶ）に押さえられるので、寄生容量を充放電する
時間が短縮できる。In the present invention, the data line is connected to the input of the current mirror circuit, and the voltage fluctuation at this point is 2In/gm
(about IV), the time for charging and discharging the parasitic capacitance can be shortened.
また、データ線と上記カレントミラー回路の入力の間に
電圧リミッタ用素子を設置することにより、メモリセル
に印加される電圧が制限されるので、メモリセルの特性
変化を防止することができる。Further, by installing a voltage limiter element between the data line and the input of the current mirror circuit, the voltage applied to the memory cell is limited, so that changes in the characteristics of the memory cell can be prevented.
また、本発明によるセンスアンプ回路は、データ線に流
れる電流とメモリセルと同じ構造を持つダミーセルに流
れる電流を比較し、メモリセルの状態を検出しているの
で、製造バラツキや温度変化などによりメモリ素子の特
性が変化しても、センスアンプの動作マージングは狭く
なることはなし）。In addition, the sense amplifier circuit according to the present invention detects the state of the memory cell by comparing the current flowing through the data line with the current flowing through the dummy cell having the same structure as the memory cell, so it is possible to detect the state of the memory cell due to manufacturing variations or temperature changes. Even if the characteristics of the element change, the operating margin of the sense amplifier will not become narrower.)
また、本発明によるセンスアンプ回路は、電圧リミッタ
用素子も含め、１データ線あたり４個のトランジスタで
構成できるため占有面積が小さく、多数のセンスアンプ
が必要となる論理回路の動作を制御するためのマイクロ
プログラムＲＯＭやＰＬＡ、ＰＬＤなどに適している。Furthermore, since the sense amplifier circuit according to the present invention can be configured with four transistors per data line, including a voltage limiter element, it occupies a small area, and can control the operation of a logic circuit that requires a large number of sense amplifiers. It is suitable for micro program ROM, PLA, PLD, etc.
また、本発明によるセンスアンプ回路は、第１゜第２の
カレントミラー回路をｐｎｐトランジスタを用いて構成
し、第３のカレントミラー回路と電圧リミッタ用素子を
ｎｐｎトランジスタにより構成することにより、データ
線の電圧変動をさらに小さく制限できるだけでなく、寄
生容量の充放電電流も大きくなるため、より高速な動作
が可能となる。Further, in the sense amplifier circuit according to the present invention, the first and second current mirror circuits are configured using pnp transistors, and the third current mirror circuit and the voltage limiter element are configured using npn transistors, so that the data line Not only can voltage fluctuations be further restricted, but the charging and discharging current of the parasitic capacitance can also be increased, enabling faster operation.
また、本発明によるセンスアンプ回路において、複数の
ダミーセルの各々の制御端子を複数のワード線の各々に
接続することにより、１つのダミーセルに電流を流す時
間を低減できるため、ダミーセルの特性の経時変化を小
さくできる。この効果は特に、メモリセルに電気的書換
可能な素子を用いる場合に有効である。Furthermore, in the sense amplifier circuit according to the present invention, by connecting the control terminal of each of the plurality of dummy cells to each of the plurality of word lines, it is possible to reduce the time during which current flows through one dummy cell, so that the characteristics of the dummy cell change over time. can be made smaller. This effect is particularly effective when an electrically rewritable element is used in the memory cell.
また、本発明によるセンスアンプ回路において、電圧リ
ミッタ用素子を非導通状態にする様な信号をその制御端
子に与えることにより、メモリが非動作時に、センスア
ンプではリーク電流以外の電流を消費しないようにする
ことができる。Furthermore, in the sense amplifier circuit according to the present invention, by applying a signal to the control terminal of the voltage limiter element to make it non-conductive, the sense amplifier does not consume current other than leakage current when the memory is not operating. It can be done.
以下、本発明の一実施例を、図面により詳細に説明する
。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示すセンスアンプ回路を
用いたメモリの一部の構成図である。FIG. 1 is a partial configuration diagram of a memory using a sense amplifier circuit showing one embodiment of the present invention.
第１図の実施例は、４個のメモリセルフ１゜７２．７３
，７４と２本のワード線８１．８２と２本のデータ線８
３．８４と２つのセンスアンプ回路１１．１２と基準電
圧発生回路１０１とから構成されている。そして、ワー
ド線８１にはメモリセルフ１．７２が、ワード線８２に
はメモリセルフ３．７４が接続されている。また、デー
タ線８３にはメモリセルフ１．７３が、データ線８４に
はメモリセルフ２．７４が接続されている。また、セン
スアンプ１１にはデータ線８３が、センスアンプ１２に
はデータ線８４が入力されている。The embodiment of FIG. 1 has four memory cells 1°72.73
, 74 and two word lines 81, 82 and two data lines 8
3.84, two sense amplifier circuits 11 and 12, and a reference voltage generation circuit 101. A memory cell 1.72 is connected to the word line 81, and a memory cell 3.74 is connected to the word line 82. Furthermore, the data line 83 is connected to the memory cell 1.73, and the data line 84 is connected to the memory cell 2.74. Further, a data line 83 is input to the sense amplifier 11, and a data line 84 is input to the sense amplifier 12.
また、基準電圧発生回路１０１は、センスアンプ１１．
１２に基準電圧ＶＲＤを供給している。The reference voltage generation circuit 101 also includes sense amplifiers 11.
12 is supplied with a reference voltage VRD.
センスアンプ］１は、カレントミラー２１とｎ形ＭｏＳ
トランジスタ３１から構成されており、データ線入力端
子４］、センスアンプ出力端子５丁、基準電圧端子６１
を備えている。データ線入力端子４１はカレントミラー
２１の入力端子９１に接続され、カレントミラー２１の
出力端子９４はセンスアンプ出力端子５１とｎ形ＭＯ８
Ｉ−ランジスタ３１のドレインに接続されている。ｎ形
ＭＯＳトランジスタ３１のソースは接地され、ゲー１−
は基準電圧端子６１に接続されている。Sense amplifier] 1 is a current mirror 21 and an n-type MoS
It consists of a transistor 31, a data line input terminal 4], five sense amplifier output terminals, and a reference voltage terminal 61.
It is equipped with The data line input terminal 41 is connected to the input terminal 91 of the current mirror 21, and the output terminal 94 of the current mirror 21 is connected to the sense amplifier output terminal 51 and the n-type MO8.
It is connected to the drain of the I-transistor 31. The source of the n-type MOS transistor 31 is grounded, and the gate 1-
is connected to the reference voltage terminal 61.
基準電圧発生回路１０１はメモリセルフ１〜７４と同一
構造を持つダミーセルフ５とダミーデータ線８５とカレ
ントミラー２３とｎ形ＭＯＳトランジスタ３３で構成さ
れており、基準電圧出力端子９７を備えている。ダミー
セルフ５の制御端子９８には、一定電圧ＶＧＤが印加さ
れており、ダミーデータ線８５はダミーセルフ５とカレ
ントミラー２３の出力端子９３に接続される。カレント
ミラー２３の出力端子９６はｎ形ＭＯ５Ｉ−ランジスタ
３３のドレインとゲートおよび基準電圧出力端子に接続
され、ｎ形ＭＯＳトランジスタ３３のソースは接地され
ている。また、ｎ形ＭＯ８Ｉ−ランジスタ３１，３２．
３３によりカレントミラー回路が構成されている。The reference voltage generation circuit 101 includes a dummy self 5 having the same structure as the memory cells 1 to 74, a dummy data line 85, a current mirror 23, and an n-type MOS transistor 33, and includes a reference voltage output terminal 97. A constant voltage VGD is applied to the control terminal 98 of the dummy self 5 , and the dummy data line 85 is connected to the dummy self 5 and the output terminal 93 of the current mirror 23 . The output terminal 96 of the current mirror 23 is connected to the drain and gate of the n-type MO5I transistor 33 and the reference voltage output terminal, and the source of the n-type MOS transistor 33 is grounded. Also, n-type MO8I-transistors 31, 32 .
33 constitutes a current mirror circuit.
次に本センスアンプの動作を説明する。Next, the operation of this sense amplifier will be explained.
ダミーセルフ５の制御端子９８には、ダミーセルフ５が
能動状態となるような電圧Ｖａｎが加えられているので
、ダミーセルフ５にはカレントミラー２３の入力端子か
らダミーデータ線８５を介して電流ＩＤが流れる。する
と、カレントミラー２３の出力端子９６からはＩＤに比
例した電流ＩＤ１が流れ、ｎ形ＭＯＳトランジスタ３１
，３２゜３３により構成されるカレントミラー回路に入
力される。従って、ｎ形ＭＯＳトランジスタ３１゜３２
にはＩＤＩに比例した電流ＩＤ２．が流せるようなゲト
電圧が印加されている。Since the control terminal 98 of the dummy self 5 is applied with a voltage Van such that the dummy self 5 becomes active, the dummy self 5 receives a current ID from the input terminal of the current mirror 23 via the dummy data line 85. flows. Then, a current ID1 proportional to ID flows from the output terminal 96 of the current mirror 23, and the n-type MOS transistor 31
, 32.degree. 33. Therefore, the n-type MOS transistor 31°32
is a current ID2. which is proportional to IDI. A gate voltage is applied that allows the flow of .
一方、例えばワード線８１が選択されて、メモリセルフ
１が導通状態となった時、データ線８３に電流ＩＮが流
れるとすると、カレントミラー２１の出力端子９４から
はＩＮに比例した電流ＩＭＩを流そうとする。そこで、
ＩＭＩ＞ＩＤ２となるように、カレントミラー２１，２
２，２３、およびｎ形ＭＯＳトランジスタ３１，３２．
３３の素子定数を設定しておくことにより、メモリセル
の導通、非導通の状態に応じて、センスアンプ出力端子
５１．５２に高レベル、低レベルの信号が現われるよう
にすることができる。On the other hand, if, for example, when the word line 81 is selected and the memory self 1 becomes conductive, a current IN flows through the data line 83, a current IMI proportional to IN flows from the output terminal 94 of the current mirror 21. I try to do that. Therefore,
Current mirror 21, 2 so that IMI>ID2
2, 23, and n-type MOS transistors 31, 32 .
By setting the element constants 33 in advance, high level and low level signals can be made to appear at the sense amplifier output terminals 51 and 52 depending on the conduction or non-conduction state of the memory cell.
センスアンプをこのように構成することにより、メモリ
セルの特性が製造バラツキや温度変化などにより変化し
ても、ダミーセルの特性も同じ様に変化するため、ＩＭ
ＩとＩＤ２の関係は変化しないため、これによって、セ
ンスアンプの動作マージンが狭くなることはない。また
、本センスアンプは電流検出方式であるため、データ線
の電圧変動は約１ｖ程度に押さえることができ、高速動
作に適している。By configuring the sense amplifier in this way, even if the characteristics of the memory cell change due to manufacturing variations or temperature changes, the characteristics of the dummy cell will change in the same way.
Since the relationship between I and ID2 does not change, this does not narrow the operating margin of the sense amplifier. Furthermore, since this sense amplifier uses a current detection method, voltage fluctuations on the data line can be suppressed to about 1 V, making it suitable for high-speed operation.
第２図は、本センスアンプによる第２の実施例である。FIG. 2 shows a second embodiment of this sense amplifier.
第１の実施例に対して以下の部分が異っている。The following parts are different from the first embodiment.
本実施例においては、メモリセル２７１〜２７４、およ
びダミーセル２７５は、電気的に書換え可能なＥＰ素子
を用いている。また、カレントミラー２２１〜２２３は
ｐ形ＭＯＳトランジスタ２３４〜２３９により構成され
ている。また、センスアンプ２１１のデータ線入力端子
２４１とカレントミラー２２］の入力端子２９１の間に
電圧リミッタ用ｎＭＯＳトランジスタ２２４が設置され
ている。センスアンプ２１２．基準電圧発生回路２０１
にもそれぞれ電圧リミッタ用ｎＭＯＳトランジスタ２２
５，２２６が設置されている。In this embodiment, the memory cells 271 to 274 and the dummy cell 275 use electrically rewritable EP elements. Further, current mirrors 221-223 are constituted by p-type MOS transistors 234-239. Further, a voltage limiter nMOS transistor 224 is installed between the data line input terminal 241 of the sense amplifier 211 and the input terminal 291 of the current mirror 22. Sense amplifier 212. Reference voltage generation circuit 201
Also, each nMOS transistor 22 for voltage limiter
5,226 are installed.
この様な構成にすることにより、データ線２８３゜２８
４、ダミーデータ線２８５の電圧は、電圧リミッタ制御
端子２６３の電圧Ｖｒｅｘより、電圧リミッタ用ｎ Ｍ
ＯＳ トランジスタ２２４〜２２６のしきい値電圧Ｖ
ＴＲだけ低い電圧に制限される。従って、メモリセル２
７１〜２７４およびダミーセル２７５に用いているＥＰ
素子のドレイン電圧をＶｒｅｆ ＶＴＲ以下に制限でき
、ＥＰ素子の劣化を防止できる。また、メモリが非動作
時には、電圧リミッタ制御端子２６３をＯｖとすること
により、電圧リミッタ用ｎ Ｍ ＯＳ トランジスタ２
２４〜２２６はすべて非導通状態となる。すると、カレ
ントミラー２２１〜２２３の入力端子２９１〜２９３か
らは電流は流れなくなるため、本センスアンプはリーク
電流以外の電流を消費しない。また、カレントミラー２
２１〜２２３を各々２個のＰ形ＭｏＳトランジスタで構
成しているので、センスアンプ１個は４個のＭｏ８）−
ランジスタで構成できる。このため、多くのセンスアン
プが必要となるマイクロプログラム格納用の読出し専用
メモリμＲＯＭなどの用途に適している。With this configuration, the data line 283°28
4. The voltage of the dummy data line 285 is determined from the voltage Vrex of the voltage limiter control terminal 263.
OS Threshold voltage V of transistors 224 to 226
Only TR is limited to a lower voltage. Therefore, memory cell 2
EP used for 71-274 and dummy cell 275
The drain voltage of the element can be limited to Vref VTR or less, and deterioration of the EP element can be prevented. In addition, when the memory is not operating, the voltage limiter control terminal 263 is set to Ov, so that the voltage limiter nMOS transistor 2
24 to 226 are all rendered non-conductive. Then, since no current flows from the input terminals 291 to 293 of the current mirrors 221 to 223, this sense amplifier does not consume any current other than leakage current. Also, current mirror 2
Since 21 to 223 are each composed of two P-type MoS transistors, one sense amplifier consists of four Mo8)-
Can be configured with transistors. Therefore, it is suitable for applications such as read-only memory μROM for storing microprograms, which requires many sense amplifiers.
第３図は１本センスアンプによる第３の実施例である。FIG. 3 shows a third embodiment using one sense amplifier.
第２図に示した第２の実施例に対して以下の部分が異な
っている。The following parts are different from the second embodiment shown in FIG.
本実施例においては、カレントミラー３２１゜３２２．
３２３をそれぞれ２個のｐｎｐトランジスタ３３４〜３
３９で構成している。また、電圧リミッタ用素子として
電圧リミッタ用ｎｐｎトランジスタ３２４〜３２６を用
いている。さらに、前記第３のカレントミラーに対して
、ｎｐｎトランジスタ３３１〜３３３を用いている。In this embodiment, current mirrors 321°, 322.
323 and two pnp transistors 334 to 3, respectively.
It consists of 39 pieces. Further, voltage limiter npn transistors 324 to 326 are used as voltage limiter elements. Furthermore, npn transistors 331 to 333 are used for the third current mirror.
電圧リミッタ用素子として、バイポーラ素子であるｎｐ
ｎトランジスタを用いることにより、データ線２８３，
２８４の電圧変動を２００ ｍ Ｖ程度に押さえること
ができるため、ＭｏＳトランジスタで構成した場合に比
べ約２倍高速化できる。As a voltage limiter element, a bipolar element np
By using n transistors, data lines 283,
Since the voltage fluctuation of 284 can be suppressed to about 200 mV, the speed can be increased approximately twice as much as in the case of using MoS transistors.
また、カレントミラー３２１〜３２３およびトランジス
タ３３１〜３３３にバイポーラトランジスタを用いるこ
とにより、センスアンプが高速化される。Further, by using bipolar transistors for the current mirrors 321 to 323 and the transistors 331 to 333, the speed of the sense amplifier is increased.
第４図は、本センスアンプによる第４の実施例である。FIG. 4 shows a fourth embodiment of this sense amplifier.
第２の実施例に対して以下の部分が異っている。The following parts are different from the second embodiment.
本実施例においては、ダミーセル４７５，４７６の各々
の制御端子４．９８，４９９を各々ワード線４８１．４
８２に接続されている。In this embodiment, the control terminals 4.98, 499 of each of the dummy cells 475, 476 are connected to the word line 481.4, respectively.
82.
このような構成にすることにより、各々のダミ一セル４
．７５，４７６は、接続されているワード線が選択され
ている時だけ能動状態になる。したがって、１つのダミ
ーセルに電流が流れている時間は１／ワード線数となり
、ダミーセルにＥＰ素子を用いている場合には、ダミー
セルのＶＴＨ変動を押さえる効果がある。With this configuration, each dummy cell 4
．． 75, 476 are active only when the word line to which they are connected is selected. Therefore, the time during which current flows through one dummy cell is 1/the number of word lines, and when an EP element is used for the dummy cell, it is effective to suppress VTH fluctuations of the dummy cell.
第５図は本発明によるセンスアンプを用いて構成した、
μＲＯＭの構成図である。FIG. 5 shows a circuit constructed using a sense amplifier according to the present invention.
It is a block diagram of μROM.
本μＲＯＭ５０１は、５１２ワード×６４ビツト構成で
ありＥＰマット５１０．Ｘデコーダ５３１゜Ｙデコーダ
５３３．ワードドライバ５３２．８組のＹスイッチ５２
１−〜５２８，８組の書込・ベリファイ回路５４１〜５
４８．６４個のセンスアンプ６０１〜６６４から構成さ
れている。またト：Ｐマット５］０は８個の１２８ワー
ド×３２ビツトのサブＥＰマット５１１〜５１８に分か
れている。This μROM 501 has a configuration of 512 words x 64 bits and has an EP mat of 510. X decoder 531°Y decoder 533. Word driver 532.8 sets of Y switches 52
1- to 528, 8 sets of write/verify circuits 541 to 5
It is composed of 48.64 sense amplifiers 601 to 664. Further, the mat 5]0 is divided into eight sub-EP mats 511 to 518 of 128 words x 32 bits.
また、６４個のセンスアンプ６０］〜６６４には、本発
明によるセンスアンプ回路を用いている。Furthermore, the sense amplifier circuit according to the present invention is used for the 64 sense amplifiers 60] to 664.
本μＲＯＭ５０１はＸデコーダ５３１ ニアビットのア
ドレス信号、Ｙデコーダ５３３に５ピツ１〜のアドレス
信号が入力され、６４ビツトのμＲＯＭ出カフ０１〜７
６４が出力され、演算ユニット５０２の動作を制御する
。また、書込・ベリファイは８個の書込・ベリファイ回
路５４１〜５４８により、８ビツトデータバスを介して
行なわれる。In this μROM 501, the address signal of the near bit is input to the X decoder 531, the address signal of 5 bits 1 to 1 is input to the Y decoder 533, and the 64-bit μROM outputs 01 to 7.
64 is output and controls the operation of the arithmetic unit 502. Further, writing/verifying is performed by eight writing/verifying circuits 541 to 548 via an 8-bit data bus.
次に本μＲＯＭの動作を説明する。Next, the operation of this μROM will be explained.
通常の動作を行なうノーマルモードでは、アドレスラッ
チ５３５にあらかじめ設定された９ビツトのアドレス信
号がセレクタ５３４により選択され、そのうち、７ビツ
トがＸデコーダ５３１に、２ビツトがＹデコーダ５３３
に入力される。Ｙデコーダ５３３の他の３ビツト７７０
”に固定される。In the normal mode for normal operation, a 9-bit address signal preset in the address latch 535 is selected by the selector 534, of which 7 bits are sent to the X decoder 531 and 2 bits are sent to the Y decoder 533.
is input. Other 3 bits 770 of Y decoder 533
” is fixed.
Ｘデコーダ５３１は１２８ワードの中の１ワードを選び
出し、ワードドライバ５３２によりそのワード線をハイ
レベルにする。選択された各サブＥＰマット５１１〜５
１８の３２ビツトはＹデコーダ５３３及び８個のＹスイ
ッチ５２１〜５２８により、それぞれ８ビツトずつが選
ばれ、各ビットの情報が６４個のセンスアップ６０１〜
６６４で検出されμＲＯＭ出カフ０１〜７６４に出力さ
（Ｊ９）
れる。The X decoder 531 selects one word out of 128 words, and the word driver 532 sets the word line to high level. Each selected sub EP mat 511-5
The 18 32 bits are selected by the Y decoder 533 and the 8 Y switches 521 to 528, and the information of each bit is sent to the 64 sense up switches 601 to 528.
It is detected at 664 and output to μROM outputs 01 to 764 (J9).
ＥＰマット５１０にデータを書込むＥＰモードでは、外
部からの１２ビツトの書込みアドレスがアドレス入力端
子５３６に与えられ、セレクタ５３４は、セレクタ制御
信号５３８により、この１２ビツトの書込アドレス信号
をμＲＯＭ５０１のアドレス信号として選択する。この
１２ピツ１〜のうち７ビツトがＸデコーダ５３１に入力
され、５ビツトがＹデコーダ５３３に入力される。Ｘデ
コーダ５３１．ワードドライバ５３２で選択されたワー
ドの各サブＥＰマット５１］−〜５１８の各３２ビツト
のうちの１ビツトがＹデコーダ５３３と８個のＹスイッ
チ５２１〜５２８により選ばれる。このようにして選択
された８ビツトのメモリセルに対して、８個の書込・ベ
リファイ回路５４１〜５４８により、データの書込・ベ
リファイが行なわれる。In the EP mode in which data is written to the EP mat 510, a 12-bit write address from the outside is given to the address input terminal 536, and the selector 534 uses the selector control signal 538 to input this 12-bit write address signal to the μROM 501. Select as address signal. Of these 12 bits, 7 bits are input to the X decoder 531, and 5 bits are input to the Y decoder 533. X decoder 531. One bit out of each 32 bits of each sub-EP mat 51 to 518 of the word selected by the word driver 532 is selected by the Y decoder 533 and eight Y switches 521 to 528. Eight write/verify circuits 541-548 write and verify data into the 8-bit memory cell selected in this way.
本実施例に示したμＲＯＭのセンスアンプに本発明によ
るセンスアンプ回路を用いることにより、センスアンプ
の占有面積が小さくなり、センスアンプの数が多いため
従来のセンスアンプを用いると実現が困難であったμＲ
ＯＭのＥＰＲＯＭ化が可能となる。また、本μＲＯＭは
ノーマルモード時の出力ビツト数とＥＰモモ−時の書込
・ベリファイビット数が異っている。これにより、ノー
マルモードの出力ビツト数に依存しないで、書込・ベリ
ファイピット数を設定でき、汎用のＥＰＲＯＭ書込器の
利用が可能となる。By using the sense amplifier circuit according to the present invention in the sense amplifier of the μROM shown in this embodiment, the area occupied by the sense amplifier becomes smaller, which is difficult to realize when using a conventional sense amplifier because of the large number of sense amplifiers. μR
It becomes possible to convert OM to EPROM. Further, in this μROM, the number of output bits in normal mode is different from the number of write/verify bits in EP mode. As a result, the number of write/verify pits can be set without depending on the number of output bits in the normal mode, and a general-purpose EPROM writer can be used.
第６図は本発明によるセンスアンプを用いて構成したＥ
ＰＲＯＭの構成図である。FIG. 6 shows an E constructed using the sense amplifier according to the present invention.
It is a block diagram of PROM.
本ＥＰＲＯＭは３２にワード×８ビットの構成であり、
デコーダ８０１．ワードドライバ８０２゜ＥＰマット８
０３．Ｙスイッチ８０４．８個のセンスアンプ８１１〜
８１８．８個の書込回路８２１〜８２８で構成されてお
り、１５ビツトのアドレス入力８０７．８ビツトのデー
タ出力８０５．８ビツトのデータ入力８０６を備えてい
る。また、センスアンプ８１１〜８１８には、本発明に
よるセンスアンプ回路を用いている。This EPROM has a structure of 32 words x 8 bits,
Decoder 801. Word driver 802° EP mat 8
03. Y switch 804.8 sense amplifiers 811~
It is composed of 818.8 write circuits 821 to 828, and has a 15-bit address input 807.8-bit data output 805.8-bit data input 806. Further, sense amplifier circuits according to the present invention are used for sense amplifiers 811 to 818.
次に本ＥＰＲＯＭの動作を説明する。Next, the operation of this EPROM will be explained.
１５ビツトのアドレス人力８０７はデコーダ８０１でデ
コードされワードドライバ８０２とＹスイッチ８０４に
与えられる。読出し状態では、このようにして選択され
た８ビツトのメモリセルのデータをセンスアンプ８１１
〜８２８で検出し、データ出力８０５に出力する。A 15-bit address input 807 is decoded by a decoder 801 and applied to a word driver 802 and a Y switch 804. In the read state, the data of the 8-bit memory cell selected in this way is sent to the sense amplifier 811.
~828, and output to data output 805.
また、書込状態では、選択された８ビツトのメモリセル
に対して、８個の書込回路８２１〜８２８を用いて、デ
ータ入力８０６からの８ビツトデ〜りを書込む。In the write state, eight write circuits 821-828 are used to write an 8-bit data from the data input 806 into a selected 8-bit memory cell.
このようにＥＰＲＯＭに本発明によるセンスアンプ回路
を用いることにより、高速で、周辺回路の占有面積の小
さいＥＰＲＯＭが実現できる。特に、規模が比較的小さ
なＥＰＲＯＭをマイクロプロセッサなどと共存させて用
いる場合に有効である。As described above, by using the sense amplifier circuit according to the present invention in an EPROM, it is possible to realize a high-speed EPROM with a small area occupied by peripheral circuits. This is particularly effective when a relatively small-scale EPROM is used in conjunction with a microprocessor or the like.
第７図は本発明によるセンスアンプを用いて構成した、
プログラマブルＰＬＡの構成図である。FIG. 7 shows a circuit constructed using a sense amplifier according to the present invention.
It is a block diagram of a programmable PLA.
本ＰＬＡは２０人力の１−２ラインデコーダｓａ２，４
．０ｘｌＯＯビツトのＡＮＤマット８３５゜ＡＮＤマッ
ト用の書込用デコーダ８３４と書込・ベリファイ回路８
３３，１００個のＡＮＤセンスアンプ９０１〜１，００
０，１００個のＡ、 Ｎ Ｄ出力ドライバ１００１−１
−１００，１００ＸＩＯビツトのＯＲマット、」０ビツ
トのＯＲセンスアンプ、ＯＲマット用の書込用デコーダ
８３７と書込・ベリファイ回路８３８から構成されてい
る。また、２０ビツトのＰＬＡ入力８３１．１０ピツト
ノＰ Ｌ Ａ出力８６１，１．０ビツトの書込アドレス
入力８３９．８ビツトの書込・ベリファイデータ入出力
を備えている。また、ＡＮＤセンスアンプ９０１、〜１
−０００およびＯＲセンスアンプ８５１〜８６０には、
本発明によるセンスアンプ回路を用いている。また、Ａ
ＮＤマツ１〜８３５．ＯＲマット８３６にはメモリセル
としてＥＰ素子を用いている。This PLA is a 20 person powered 1-2 line decoder SA2,4
．． 0xlOO bit AND mat 835° AND mat write decoder 834 and write/verify circuit 8
33,100 AND sense amplifiers 901 to 1,00
0,100 A, ND output drivers 1001-1
It consists of an OR mat of -100 and 100XIO bits, an OR sense amplifier of 0 bits, a write decoder 837 for the OR mat, and a write/verify circuit 838. It also has a 20-bit PLA input 831.10 bits, a PLA output 861, and a 1.0-bit write address input 839.8-bit write/verify data input/output. Also, AND sense amplifier 901, ~1
-000 and OR sense amplifiers 851 to 860,
A sense amplifier circuit according to the present invention is used. Also, A
ND Pine 1-835. The OR mat 836 uses an EP element as a memory cell.
次に１本プログラマブルＰＬＡの動作を説明する。Next, the operation of the single programmable PLA will be explained.
通常動作をするノーマルモードでは、２ｏピッ１−のＰ
ＬＡ入力８３１が１−２ラインデコーダ８３２に入力さ
れ、ＡＮＤマット８３５の４０本の入力線のうち２０本
がハイレベル、残りの２０本がローレベルとなる。これ
に対応して、あらかじめプロゲラ１１されているＡＮＤ
マット８３５のパターンに応じて、１００本の各データ
線のレベルが定まり、これらを１００個のＡＮＤセンス
アンプ９０１〜１０００で検出し、ＡＮＤ出力ドライバ
１００１〜１１００でＯＲマット８３６の入力線を駆動
する。これに対応して、あらかじめプログラムされてい
るＯＲマット８３６のパターンに応じて、１０本の各デ
ータ線のレベルが定まり、これらを１０個のＯＲセンス
アンプ８５１〜８６０で検出し、ＰＬＡ出力８６１に出
力する。これにより、ＡＮｒ）−ＯＲ構成の任意の組合
せ論理回路が電気的にプログラムすることにより実現で
きる。In normal mode for normal operation, 2o pin 1-P
The LA input 831 is input to the 1-2 line decoder 832, and of the 40 input lines of the AND mat 835, 20 are at high level and the remaining 20 are at low level. Corresponding to this, AND
The level of each of the 100 data lines is determined according to the pattern of the mat 835, these are detected by 100 AND sense amplifiers 901 to 1000, and the input lines of the OR mat 836 are driven by AND output drivers 1001 to 1100. . Correspondingly, the levels of each of the 10 data lines are determined according to the pattern of the OR mat 836 programmed in advance, and these are detected by the 10 OR sense amplifiers 851 to 860 and sent to the PLA output 861. Output. As a result, any combinational logic circuit having an ANr)-OR configuration can be realized by electrical programming.
また、Ａ Ｎ Ｄマット８３５．ＯＲマット８３６にデ
ータを書込むＥＰモードでは、１０ビツトの書込アドレ
ス人力８３９がＡＮＤマットの書込用デコーダ８３４と
ＯＲマットの書込用デコーダ８３７に入力される。これ
らのデコーダはアドレスが互いに重複しないようにデコ
ードする。これにより選択された８ビツトのメモリセル
に対して、書込・ベリファイ回路８３３，８３８により
、書込・ベリファイデータ８４０が書込まれる。また、
書込んだデータを読み出して確認することもできる。Also, A N D mat 835. In the EP mode in which data is written to the OR mat 836, a 10-bit write address 839 is input to the AND mat write decoder 834 and the OR mat write decoder 837. These decoders decode addresses so that they do not overlap with each other. As a result, write/verify data 840 is written into the selected 8-bit memory cell by write/verify circuits 833 and 838. Also,
You can also read and check the written data.
このように、プログラマブルＰＬＡに本発明によるセン
スアンプ回路を用いることにより、高速で、周辺回路の
占有面積の小さいプログラマブルＰＬＡが実現できる。As described above, by using the sense amplifier circuit according to the present invention in a programmable PLA, a programmable PLA that is high speed and occupies a small area of peripheral circuits can be realized.
第８図は本発明によるセンスアンプを用いて構成した、
ＰＬＤの構成図である。FIG. 8 shows a circuit constructed using a sense amplifier according to the present invention.
It is a block diagram of PLD.
本ＰＬＤは、２０人力の１−２ラインデコーダ１１０２
．７２Ｘ１２８積項のＡＮＤマット１．１．０３゜書込
用デコーダ１１０５．書込・ベリファイ回路１１０７．
１６個のマクロセル１２４１〜１２５６から構成されて
いる。また、マクロセル１２４１〜１２５６の各々には
、それぞれ８個２合計１２８個のセンスアンプ１１１１
〜１２３８を含んでいる。また、２０ピッＩ−Ｐ Ｌ
Ｄ入力１１０１．１６個の■○端子１２６１〜１２７６
、ＩＦ込ノアドレス人力１１０４書込・ベリファイデー
タ１１０６を備えている。また、センスアンプ１１１１
〜１２３８には本発明によるセンスアンプ回路を用いて
いる。また、ＡＮＤマット１１０３にはメモリセルとし
てＥＰ素子を用いている。またマクロセル１２４１は、
ＡＮＤマット１１０３からの８本の積項の信号をセンス
アンプ１１１１〜１１１８で検出した後、それらのＯＲ
論理をとり、それをＩＯ端子１２６１へ出力したり、再
びＡＮＤマツ）−１１０３へ出力したり、ＩＯ端子１２
６１から入力した信号をＡＮＤマット１１０３へ出力し
たりする機能を持っている。また、ＯＲ論理後の信号の
反転、非反転やレジスタ有、無などの機能設定が、電気
的にプログラムできるようになっている。This PLD is a 1-2 line decoder 1102 powered by 20 people.
．． 72×128 product term AND mat 1.1.03° writing decoder 1105. Write/verify circuit 1107.
It is composed of 16 macro cells 1241 to 1256. In addition, each of the macro cells 1241 to 1256 has 8 sense amplifiers 2 for a total of 128 sense amplifiers 1111.
~1238. Also, 20 pips I-P L
D input 1101. 16 ■○ terminals 1261 to 1276
, IF-included address manual 1104 write/verify data 1106 are provided. In addition, sense amplifier 1111
~1238 use the sense amplifier circuit according to the present invention. Furthermore, an EP element is used as a memory cell in the AND mat 1103. In addition, the macro cell 1241 is
After the eight product term signals from the AND mat 1103 are detected by sense amplifiers 1111 to 1118, their OR is performed.
Take the logic and output it to IO terminal 1261, output it again to AND pin)-1103, or output it to IO terminal 12
It has a function of outputting the signal input from 61 to AND mat 1103. Further, function settings such as inversion or non-inversion of the signal after OR logic, presence or absence of a register, etc. can be electrically programmed.
このように、Ｐ Ｌ Ｄに本発明によるセンスアンプ回
路を用いることにより、高速で、マクロセルの占有面積
の小さいＰＬＤが実現できる。As described above, by using the sense amplifier circuit according to the present invention in a PLD, a PLD that is high-speed and occupies a small area of a macro cell can be realized.
以上述べてきた実施例においては、メモリセルとしてＥ
Ｐ素子を用いていたが、マスクＲＯＭに用いられるｎ
Ｍ ＯＳや電気的に消去可能なＥＥＰ素子などを用いる
場合も本発明の範囲に含まれる。In the embodiments described above, E is used as a memory cell.
P elements were used, but n elements used in mask ROM
The scope of the present invention also includes the use of MOS, electrically erasable EEP elements, and the like.
本発明によれば、データ線の電圧変動を約１ｖ以下に低
減できるので、センスアンプを高速化する効果がある。According to the present invention, since the voltage fluctuation of the data line can be reduced to about 1 V or less, there is an effect of increasing the speed of the sense amplifier.
また、電圧リミッタ素子によりメモリセルに印加される
電圧を制限できるので、メモリセルの特性変化を低減す
る効果もある。また、メモリセルの特性変化に対応して
、検出電流を変化させるので、センスアンプの動作マー
ジンを拡大する効果もある。また、本センスアンプは４
個のトランジスタで構成できるので、占有面積を低減す
る効果もある。また、カレントミラー回路および電圧リ
ミッタ素子をバイポーラトランジスタで構成することに
より、データ線の電圧変動を約０．２Ｖ に押さえるこ
とができるため、さらに高速化できる効果もある。また
、ダミーセルに電流を流す時間を１７１０以下に低減で
きるので、ダミーセルの特性の経時変化を低減できる効
果もある。また、電圧リミッタ用素子を制御することに
より、非動作時に電流を消費しないようにすることがで
きるので、消費電力を低減する効果もある。Furthermore, since the voltage applied to the memory cell can be limited by the voltage limiter element, there is also the effect of reducing changes in the characteristics of the memory cell. Furthermore, since the detection current is changed in response to changes in the characteristics of the memory cell, there is also the effect of expanding the operating margin of the sense amplifier. In addition, this sense amplifier has 4
Since it can be configured with only one transistor, it also has the effect of reducing the occupied area. Further, by configuring the current mirror circuit and the voltage limiter element with bipolar transistors, the voltage fluctuation of the data line can be suppressed to about 0.2V, which has the effect of further increasing the speed. Furthermore, since the time for passing current through the dummy cell can be reduced to 1710 min or less, there is also the effect of reducing changes in the characteristics of the dummy cell over time. Further, by controlling the voltage limiter element, it is possible to prevent current from being consumed during non-operation, thereby reducing power consumption.
第１図は本発明の第１の実施例の回路構成図、第２図は
第２の実施例の回路図、第３図は第３の実施例の回路図
、第４図は第４の実施例の回路図、第５図は第５の実施
例の構成を示すブロック図、第６図は第６の実施例の構
成を示すブロック図、第７図は第７の実施例の構成を示
すブロック図、第８図は第８の実施例の構成を示すブロ
ック図である。
１１．１２・・・センスアンプ、２１，２２．２３・・
・カレントミラー、 ３１ 、３２ 、３３− ｎ形Ｍ
ＯＳトランジスタＪ４１，４２・・・データ線入力端子
、５１．５２・・・センスアンプ出力端子、６１．６２
・・・基準電圧端子、７１〜７４・・・メモリセル、７
５・・・ダミーセル、８１．８２・・・ワード線、８３
゜８４・・・データ線、８５・・・ダミーデータ線、９
１−〜９３・・・入力端子、９４〜９６・・・出力端子
、９７・・・基準電圧出力端子、９８・・・制御端子、
１０１・・・基４Ｕ電圧発生回路、２０］−・・・基準
電圧発生回路、２０２・・・電源端子、２１１，２１２
・・・センスアンプ、２２１〜２２３・・・カレントミ
ラー、２２４〜２２６・・・電圧リミッタ用ｎＭＯｓト
ランジスタ、２３１〜２３３・・・Ｄ形ＭＯＳトランジ
スタ、２３４〜２３９・・・ｐ形ＭＯＳトランジスタ、
２４１゜２４２・・・データ線入力端子、２５１．２５
２・・・センスアンプ出力端子、２６１，２６２・・・
基準電圧端子、２６３・・・電圧リミッタ制御端子、２
７１〜２７４・メモリセル、２７５・・・ダミーセル、
２８１゜２８２・・・ワード線、２８３，２８４・・・
データ線、２８５・・・ダミーデータ線、２９１〜２９
３・・・入力端子、２９４〜２９６・・・出力端子、２
９７・・・基準電圧出力、２９８・・・制御端子、２９
９・・・接地端子、３０１・・・基準電圧発生回路、３
０２・・・電源端子、３１１．３１２・・・センスアン
プ、３２１〜３２３・カレントミラー、３２４〜２３６
・・・電圧リミッタ用ｎｐｎトランジスタ、３３１〜３
３３・・・ｎｐｎトランジスタ、３３４〜３３９・・・
ｐｎｐトランジスタ、３４１，３４２・・・データ線入
力端子、３５１゜３５２・・・センスアンプ出力端子、
３６１，３６２・・・基準電圧端子、３６３・・・電圧
リミッタ制御端子、３７１〜３７４・・・メモリセル、
３７５・・・ダミーセル、３８１，３８２・・・ワード
線、３８３，３８４・・・データ線、３８５・・・ダミ
ーデータ線、３９１〜３９３・・・入力端子、３９４〜
３９６・・・出力端子、３９７・・・基準電圧出力端子
、３９８・・・制御端子、３９９・・・接地端子、４０
１・・・基準電圧発生回路、４０２・・・電源端子、４
０３・・・接地端子、４１１゜４１２・・・センスアン
プ、４２１〜４２３・・・カレン１、ミラー、４２４〜
４２６・・・電圧リミッタ用ｎ形ＭＯＳトランジスタ、
４３１〜４３３−ｎ形ＭＯＳトランジスタ、４３４〜４
３９・・・ｐ形ＭＯＳトランジスタ、４５１，４５２・
・・センスアンプ出力端子、４６３・・・電圧リミッタ
制御端子、４７１〜４７４・・・メモリセル、４．７５
，４７６・・・ダミーセル、４８１，４８２・・・ワー
ド線、４．８３，４８４・・・データ線、４８５・・・
ダミーデータ線、４９７・・・基準電圧出力端子、４９
８，４９９・・・制御端子、５０１・・・μＲＯＭ、５
０２・・・演算ユニット、５１０・・・ＥＰマツ１〜．
５１１〜５１８・・・サブＥＰマット、５２１〜５２８
・・・Ｙスイッチ、５３１・・・Ｘデコーダ、５３２・
・・ワードドライバ、５３３・・・Ｙデコーダ、５３４
・・・セレクタ、５３５・・アドレスラッチ、５３６・
・・アドレス入力端子、５３７・・・８ビツトデータバ
ス、５３８・・セレクタ制御信号、５４１〜５４８・・
・書込・ベリファイ回路、６０１〜６６４・センスアン
プ、７０１〜７６４・・・μＲＯＭ出力、８０１・・・
デコーダ、８０２・・・ワードドライバ、８０３・・・
ＥＰマット、８０４・・・Ｙスイッチ、８０５・・・デ
ータ出力、８−０６・・・データ入力、８０７・・・ア
ドレス入力、８１１〜８」−８・・・センスアンプ、８
２１〜８２８・・・碧°込回路、８３１・・・Ｐ Ｌ
Ａ入力、８３２・・・１−２ラインデコーダ、８３３・
・・書込・ベリファイ回路、８３４・・書込用デコーダ
、８３５・ＡＮＤマット、８３６・・・ＯＲマット、８
３７・・・書込用デコーダ、８３８・・・書込・ベリフ
ァイ回路、８３９・・・書込アドレス入力、８４０・・
・書込・ベリファイデータ入出力、８５１〜８６０・・
・ＯＲセンスアンプ、８６１−ＰＬＡ出力、９０１−１
．０００−ＡＮＤセンスアンプ、１００１〜１１００・
・・ＡＮＤ出力ドライバ、１１０１・・・２０ビツトＰ
ＬＤ入力、１１０２・・・１−２ラインデコーダ、１１
０３・・・ＡＮＤマット、１１０４・・・書込アドレス
入力、１１０５・・・書込用デコーダ、１１０６・・・
書込・ベリファイデータ、１１０７・・・書込・ベリフ
ァイ回路、１１１１〜１２３８・・・センスアンプ、１
２４１〜１２５６・・・マクロセル、１２６１〜１２７
６・・・ＩＯ端子。
第
！
口
第
第
秦
臼
乎Fig. 1 is a circuit diagram of the first embodiment of the present invention, Fig. 2 is a circuit diagram of the second embodiment, Fig. 3 is a circuit diagram of the third embodiment, and Fig. 4 is a circuit diagram of the fourth embodiment. 5 is a block diagram showing the configuration of the fifth embodiment, FIG. 6 is a block diagram showing the configuration of the sixth embodiment, and FIG. 7 is a block diagram showing the configuration of the seventh embodiment. FIG. 8 is a block diagram showing the configuration of the eighth embodiment. 11.12...Sense amplifier, 21,22.23...
・Current mirror, 31, 32, 33-n type M
OS transistors J41, 42...Data line input terminal, 51.52...Sense amplifier output terminal, 61.62
...Reference voltage terminal, 71-74...Memory cell, 7
5...Dummy cell, 81.82...Word line, 83
゜84...Data line, 85...Dummy data line, 9
1-~93...Input terminal, 94-96...Output terminal, 97...Reference voltage output terminal, 98...Control terminal,
101... Base 4U voltage generation circuit, 20]-... Reference voltage generation circuit, 202... Power supply terminal, 211, 212
... sense amplifier, 221-223 ... current mirror, 224-226 ... nMOS transistor for voltage limiter, 231-233 ... D-type MOS transistor, 234-239 ... p-type MOS transistor,
241゜242...Data line input terminal, 251.25
2...Sense amplifier output terminal, 261, 262...
Reference voltage terminal, 263... Voltage limiter control terminal, 2
71-274 memory cell, 275... dummy cell,
281°282...word line, 283,284...
Data line, 285...Dummy data line, 291-29
3...Input terminal, 294-296...Output terminal, 2
97... Reference voltage output, 298... Control terminal, 29
9... Ground terminal, 301... Reference voltage generation circuit, 3
02...Power supply terminal, 311.312...Sense amplifier, 321-323, current mirror, 324-236
...NPN transistor for voltage limiter, 331-3
33...npn transistor, 334-339...
pnp transistor, 341, 342...data line input terminal, 351°352...sense amplifier output terminal,
361, 362... Reference voltage terminal, 363... Voltage limiter control terminal, 371-374... Memory cell,
375...Dummy cell, 381,382...Word line, 383,384...Data line, 385...Dummy data line, 391-393...Input terminal, 394-
396... Output terminal, 397... Reference voltage output terminal, 398... Control terminal, 399... Ground terminal, 40
1... Reference voltage generation circuit, 402... Power supply terminal, 4
03...Ground terminal, 411°412...Sense amplifier, 421~423...Karen 1, mirror, 424~
426... n-type MOS transistor for voltage limiter,
431-433-n type MOS transistor, 434-4
39...p-type MOS transistor, 451,452.
...Sense amplifier output terminal, 463...Voltage limiter control terminal, 471-474...Memory cell, 4.75
,476...Dummy cell, 481,482...Word line, 4.83,484...Data line, 485...
Dummy data line, 497...Reference voltage output terminal, 49
8,499...Control terminal, 501...μROM, 5
02...Arithmetic unit, 510...EP Pine 1~.
511-518...Sub EP mat, 521-528
...Y switch, 531...X decoder, 532.
...Word driver, 533...Y decoder, 534
... Selector, 535 ... Address latch, 536.
...Address input terminal, 537...8-bit data bus, 538...Selector control signal, 541-548...
・Write/verify circuit, 601 to 664 ・Sense amplifier, 701 to 764...μROM output, 801...
Decoder, 802... Word driver, 803...
EP mat, 804...Y switch, 805...Data output, 8-06...Data input, 807...Address input, 811-8''-8...Sense amplifier, 8
21-828...Heki° included circuit, 831...P L
A input, 832...1-2 line decoder, 833...
・Writing/verifying circuit, 834 ・Writing decoder, 835 ・AND mat, 836 ・OR mat, 8
37... Write decoder, 838... Write/verify circuit, 839... Write address input, 840...
・Write/verify data input/output, 851 to 860...
・OR sense amplifier, 861-PLA output, 901-1
．． 000-AND sense amplifier, 1001-1100・
・・AND output driver, 1101...20 bit P
LD input, 1102...1-2 line decoder, 11
03...AND mat, 1104...Write address input, 1105...Writing decoder, 1106...
Write/verify data, 1107... Write/verify circuit, 1111-1238... Sense amplifier, 1
241-1256...macrocell, 1261-127
6...IO terminal. No.! Kuchidai Hata Usui
Claims (1)
の極性の第１のカレントミラー回路の入力に接続し、該
第１のカレントミラー回路の出力を、そのソースが接地
されている第１のｎ形ＭＯＳトランジスタのドレインに
接続し、該第１のｎ形ＭＯＳトランジスタのドレインが
その出力となるセンスアンプ回路において、複数の各デ
ータ線に接続されている各々の該センスアンプ回路の前
記第１のｎ形ＭＯＳトランジスタのゲートが共通に接続
されて、基準電圧発生回路の基準電圧出力端子に接続さ
れており、該基準電圧発生回路は前記メモリセルと同じ
素子構造を持ち、かつその制御端子が一定電圧に設定さ
れた、１個以上のダミーセルが接続されているダミーデ
ータ線を第１の極性の第２のカレントミラー回路の入力
に接続し、該第２のカレントミラー回路の出力をそのソ
ースが接地されている第２のｎ形ＭＯＳトランジスタの
ドレインとゲートの両方に接続し、該第２のｎ形ＭＯＳ
トランジスタのドレインが前記基準電圧出力端子に接続
されており、前記第１のｎ形ＭＯＳトランジスタと第２
のｎ形ＭＯＳトランジスタにより、第３のカレントミラ
ー回路を構成していることを特徴とするセンスアンプ回
路。 ２、複数のメモリセルが接続されているデータ線を流れ
る電流と、前記メモリセルと同じ素子構造を持つ１個以
上のダミーセルが接続されているダミーデータ線に流れ
る電流を、３個のカレントミラー回路を用いて比較する
ことにより、メモリセルの状態を検出するセンスアンプ
回路。 ３、特許請求の範囲第１項記載のセンスアンプ回路にお
いて、前記データ線と前記第１のカレントミラー回路の
入力の間、および前記ダミーデータ線と前記第２のカレ
ントミラー回路の入力の間の各々に電圧リミッタ用素子
を設置したことを特徴とするセンスアンプ回路。 ４、特許請求の範囲第３項記載のセンスアンプ回路にお
いて、前記第１、第２のカレントミラー回路をｐ形ＭＯ
Ｓトランジスタを用いて構成し、電圧リミッタ用素子を
ｎ形ＭＯＳトランジスタにより構成したことを特徴とす
るセンスアンプ回路。 ５、特許請求の範囲第３項記載のセンスアンプ回路にお
いて、前記第１、第２のカレントミラー回路をｐｎｐト
ランジスタを用いて構成し、前記第３のカレントミラー
回路と電圧リミッタ用素子をｎｐｎトランジスタにより
構成したことを特徴とするセンスアンプ回路。 ６、特許請求の範囲第１項記載のセンスアンプ回路にお
いて、前記メモリセルの制御端子が接続されている複数
のワード線の各々に、前記複数のダミーセルの各々の制
御端子がそれぞれ接続されていることを特徴とするセン
スアンプ回路。 ７、特許請求の範囲第３項記載のセンスアンプ回路にお
いて、非動作時には前記電圧リミッタ用素子の制御端子
に、該電圧リミッタ用素子が非導通状態となる様な電圧
を印加することにより、センスアンプで消費する電流を
ほぼ０としたことを特徴としたメモリ装置。 ８、特許請求の範囲第１乃至第７項に記載のいずれかの
センスアンプ回路を含み、前記メモリセルが電気的書換
可能な素子によつて構成された、読出し専用メモリ装置
と該読出し専用メモリ装置の出力により、論理回路の動
作を制御することを特徴とする半導体集積回路装置。 ９、特許請求の範囲第１乃至第７項に記載のいずれかの
センスアンプ回路を含む読出し専用メモリ装置。 １０、特許請求の範囲第１乃至第７項に記載のいずれか
のセンスアンプ回路を含むプログラマブル・ロジック・
アレー。 １１、特許請求の範囲第１乃至第７項に記載のいずれか
のセンスアンプ回路を含むプログラマブル・ロジック・
デバイス。[Claims] 1. A data line to which a plurality of memory cells are connected is connected to a first
the output of the first current mirror circuit is connected to the drain of a first n-type MOS transistor whose source is grounded; In a sense amplifier circuit whose output is the drain of an n-type MOS transistor, the gates of the first n-type MOS transistors of each of the sense amplifier circuits connected to each of the plurality of data lines are connected in common, One or more dummy cells are connected to a reference voltage output terminal of a reference voltage generation circuit, and the reference voltage generation circuit has the same element structure as the memory cell, and has a control terminal set to a constant voltage. Connect the dummy data line that is connected to the input of a second current mirror circuit of the first polarity, and connect the output of the second current mirror circuit to the drain of a second n-type MOS transistor whose source is grounded. and the gate of the second n-type MOS
A drain of the transistor is connected to the reference voltage output terminal, and the drain of the transistor is connected to the first n-type MOS transistor and the second n-type MOS transistor.
A sense amplifier circuit comprising a third current mirror circuit formed by an n-type MOS transistor. 2. A current flowing through a data line to which a plurality of memory cells are connected and a current flowing through a dummy data line to which one or more dummy cells having the same element structure as the memory cells are connected is transferred to three current mirrors. A sense amplifier circuit that detects the state of memory cells by comparing them using a circuit. 3. In the sense amplifier circuit according to claim 1, there is a connection between the data line and the input of the first current mirror circuit, and between the dummy data line and the input of the second current mirror circuit. A sense amplifier circuit characterized in that a voltage limiter element is installed in each of the sense amplifier circuits. 4. In the sense amplifier circuit according to claim 3, the first and second current mirror circuits are p-type MOSFETs.
1. A sense amplifier circuit comprising an S transistor, and a voltage limiter element comprising an n-type MOS transistor. 5. In the sense amplifier circuit according to claim 3, the first and second current mirror circuits are configured using pnp transistors, and the third current mirror circuit and the voltage limiter element are configured using npn transistors. A sense amplifier circuit characterized in that it is configured by. 6. In the sense amplifier circuit according to claim 1, the control terminal of each of the plurality of dummy cells is connected to each of the plurality of word lines to which the control terminal of the memory cell is connected. A sense amplifier circuit characterized by: 7. In the sense amplifier circuit according to claim 3, by applying a voltage to the control terminal of the voltage limiter element such that the voltage limiter element becomes non-conducting when not in operation, the sense amplifier circuit A memory device characterized by the fact that the current consumed by the amplifier is almost zero. 8. A read-only memory device including the sense amplifier circuit according to any one of claims 1 to 7, wherein the memory cell is constituted by an electrically rewritable element, and the read-only memory A semiconductor integrated circuit device characterized in that the operation of a logic circuit is controlled by the output of the device. 9. A read-only memory device including the sense amplifier circuit according to any one of claims 1 to 7. 10. A programmable logic circuit including the sense amplifier circuit according to any one of claims 1 to 7.
Array. 11. A programmable logic circuit including the sense amplifier circuit according to any one of claims 1 to 7.
device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254720A JPH02103797A (en) | 1988-10-12 | 1988-10-12 | Sense amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254720A JPH02103797A (en) | 1988-10-12 | 1988-10-12 | Sense amplifying circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02103797A true JPH02103797A (en) | 1990-04-16 |
Family
ID=17268911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63254720A Pending JPH02103797A (en) | 1988-10-12 | 1988-10-12 | Sense amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02103797A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285602B1 (en) | 1998-01-05 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with I/O clamp circuit |
| JP2002367386A (en) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | Semiconductor memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070591A (en) * | 1983-09-28 | 1985-04-22 | Nec Corp | Sense amplifier |
| JPS62132299A (en) * | 1985-11-25 | 1987-06-15 | モトロ−ラ・インコ−ポレ−テツド | Sense amplifier for non-volatile memory |
-
1988
- 1988-10-12 JP JP63254720A patent/JPH02103797A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070591A (en) * | 1983-09-28 | 1985-04-22 | Nec Corp | Sense amplifier |
| JPS62132299A (en) * | 1985-11-25 | 1987-06-15 | モトロ−ラ・インコ−ポレ−テツド | Sense amplifier for non-volatile memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285602B1 (en) | 1998-01-05 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device provided with I/O clamp circuit |
| JP2002367386A (en) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | Semiconductor memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5477176A (en) | Power-on reset circuit for preventing multiple word line selections during power-up of an integrated circuit memory | |
| US5218571A (en) | EPROM source bias circuit with compensation for processing characteristics | |
| JPH0512890A (en) | Semiconductor integrated circuit device and its operating method | |
| US4387447A (en) | Column and ground select sequence in electrically programmable memory | |
| JPH0479080B2 (en) | ||
| JP2565104B2 (en) | Virtual ground type semiconductor memory device | |
| US5818778A (en) | Redundancy circuit for programmable integrated circuits | |
| US4314362A (en) | Power down sequence for electrically programmable memory | |
| EP0289893B1 (en) | Bipmos decoder circuit | |
| US5327381A (en) | Redundancy selection apparatus and method for an array | |
| KR910006997A (en) | Decoder circuit of EPROM to prevent malfunction caused by parasitic capacitance | |
| JPH02103797A (en) | Sense amplifying circuit | |
| US4788460A (en) | Circuit arrangement of sense amplifier for rapid evaluation of logic state | |
| JPH0766675B2 (en) | Programmable ROM | |
| US5691944A (en) | Non-volatile semiconductor memory device | |
| US5467027A (en) | Programmable cell with a programmable component outside the signal path | |
| US5003203A (en) | Adaptive reference voltage generation circuit for PLA sense amplifiers | |
| JPH0232716B2 (en) | ||
| JPH02244479A (en) | Semiconductor memory device | |
| JPS62102498A (en) | Memory cell power source control circuit for static-type random access memory | |
| JPH04139695A (en) | Semiconductor memory | |
| JPH063679B2 (en) | Semiconductor device control circuit | |
| JPH06303123A (en) | Semiconductor integrated circuit | |
| JPH0560200B2 (en) | ||
| JPH09231766A (en) | Semiconductor storage device |