JPH02102542A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に高耐圧化、高電流駆動
能力化に好適なＭＩＳ型電界効果トランジスタに関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to an MIS field effect transistor suitable for achieving high breakdown voltage and high current drive capability.
従来、ＭＩＳ型電界効果トランジスタの高耐圧化、及び
、高電流駆動能力化を実現する構造としては、例えば、
特開昭６２−２００７５７あるいは特開昭６２−１９５
１７６に記載のように、ＭＩＳ型電界効果トランジスタ
のドレインを低不純物濃度領域とゲートから離れた高不
純物濃度領域からなる低濃度ドレイン、いわゆるＬＤＤ
（ライトリ−ドープトドレイン： Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造に、そしてソース側は従
来の高不純物濃度領域いわゆるＳＤ（シングル ドレイ
ン：Ｓｉｎｇｌｅ Ｄｒａｉｎ）構造にし、かつ、ゲー
ト電極は左右対称な構造となっていた。これらを第２図
に示す。前者の従来例は、高不純物濃度層１０を形成す
るときに、（Ｃ）の如く、フォトリソグラフィを用いて
バターニングしたフォトレジスト１１をマスクにしたイ
オン打ち込みにより非対称化を実現している。また後者
の従来例では、（ｄ）の如くゲート電極加工後。Conventionally, structures for realizing high breakdown voltage and high current drive capability of MIS field effect transistors include, for example,
JP-A-62-200757 or JP-A-62-195
As described in 176, the drain of an MIS field effect transistor is a low concentration drain consisting of a low impurity concentration region and a high impurity concentration region separated from the gate, so-called LDD.
(Lightly doped drain: Lightly
The source side had a conventional high impurity concentration region so-called SD (single drain) structure, and the gate electrode had a symmetrical structure. These are shown in FIG. In the former conventional example, when forming the high impurity concentration layer 10, asymmetry is achieved by ion implantation using a photoresist 11 patterned using photolithography as a mask, as shown in (C). In the latter conventional example, as shown in (d), after processing the gate electrode.
ゲート電極のみをマスクにしてシリコン基板に垂直方向
に対して大きく傾むけた斜めイオン打ち込みにより非対
称化を実現している。Asymmetrical design is achieved by obliquely implanting ions into the silicon substrate, using only the gate electrode as a mask and tilting the silicon substrate significantly with respect to the vertical direction.
上記従来技術において、前者はフォトマスク数及びフォ
トリソグラフィ工程等の工程数増大を招き、かつ、ゲー
ト長が短かくなるとイオン打ち込み時のレジストパター
ンとゲート電極のフォトリングラフィ時の合わせずれに
対する余裕がほとんどなくなってしまう等の問題があっ
た。また、後者は、自己整合的に形成できるが、シリコ
ン基板上に形成されたＭＩＳ型トランジスタのソース。In the above conventional technology, the former leads to an increase in the number of photomasks and the number of steps such as photolithography, and as the gate length becomes shorter, there is less margin for misalignment between the resist pattern during ion implantation and the gate electrode during photolithography. There were problems such as almost all of them disappearing. The latter can be formed in a self-aligned manner, but is the source of an MIS transistor formed on a silicon substrate.
トレインの向きを全て一定にしなければならない。All trains must be oriented in the same direction.
また、ソース、ドレインの対称な従来のＬＤＤ構造と混
在させる場合には前者と同様にマスクが別に必要となる
等の問題があった。In addition, when it is mixed with a conventional LDD structure in which the source and drain are symmetrical, there are problems such as the need for a separate mask as in the former case.
本発明の目的は、シリコン基板上に形成された複数のＭ
ＩＳ型電界効果トランジスタにおいて、任意のトランジ
スタの任意なソース、ドレインを自己整合的に非対称化
し、高耐圧、高電流駆動能力化を実現することにある。An object of the present invention is to form a plurality of M
In an IS type field effect transistor, an arbitrary source and drain of an arbitrary transistor can be made asymmetrical in a self-aligned manner to realize high breakdown voltage and high current drive capability.
上記目的は、ＭｉＳ型電界効果トランジスタのゲート電
極のソース側にドレイン側よりも大きな傾斜をつけ、ソ
ース側サイドウオールスペーサの長さをドレイン側より
も短かくシ、ソース側高不純物濃度層のみゲート電極下
に達する構造にすることにより、達成される。The above purpose is to make the source side of the gate electrode of the MiS type field effect transistor have a larger slope than the drain side, make the length of the source side side wall spacer shorter than the drain side, and only gate the high impurity concentration layer on the source side. This is achieved by creating a structure that reaches below the electrode.
ＭＩＳ型電界効果トランジスタのドレインをＬＤＤ構造
にし、かつ、ソースをＳＤ構造にすると、高耐圧化と高
電流駆動能力化を同時に実現できる。また、ゲート電極
のソース側側壁のみに大きな傾斜をつけることにより、
ソース側のサイドウオールスペーサの長さをドレイン側
よりも小さくでき、従来の対称ＬＤＤ構造の形成方法で
自己整合的にソース側のみを高濃度層化できる。本構造
を用いれば、従来のＬＤＤ構造形成プロセスを何ら変更
することなく上記非対称ＭＩＳ型電界効果トランジスタ
を任意の場所に形成できる。By making the drain of the MIS field effect transistor have an LDD structure and the source having an SD structure, it is possible to simultaneously achieve high breakdown voltage and high current drive capability. In addition, by creating a large slope only on the source-side sidewall of the gate electrode,
The length of the sidewall spacer on the source side can be made smaller than that on the drain side, and only the source side can be made into a high concentration layer in a self-aligned manner using the conventional method of forming a symmetrical LDD structure. By using this structure, the asymmetric MIS field effect transistor can be formed at any location without changing the conventional LDD structure formation process.
〈実施例１〉
以下に本発明の第１の実施例及びその製造方法の概略を
第１図を用いて説明する。<Example 1> A first example of the present invention and an outline of its manufacturing method will be described below with reference to FIG.
まず、第１図（ａ）の如＜、ｐ型シリコン基板１ （比
抵抗５〜１０Ω−ｃＩｌｌ）にゲート酸化膜２を１０〜
２０ｎｍ形成し、閾値電圧設定用不純物３（この場合、
ボロンを１〜２ Ｘ Ｉ Ｑ ｉｔｃｍ−１）をイオン
打ち込みし、ゲート酸化膜２の上に多結晶シリコン膜４
を３００〜４００ｎｍ被膜する。多結晶シリコン膜４に
は高濃度のリンを入れ、ゲート用電極とする。この時、
このゲート電極材料は。First, as shown in FIG.
20 nm thick and threshold voltage setting impurity 3 (in this case,
A polycrystalline silicon film 4 is formed on the gate oxide film 2 by ion-implanting boron (1 to 2
Coat with a thickness of 300 to 400 nm. Highly concentrated phosphorus is added to the polycrystalline silicon film 4 to serve as a gate electrode. At this time,
This gate electrode material.
金属あるいは金属硅化合物と多結晶シリコンとの多層膜
等で良い。また、ゲート電極上にシリコン酸化膜等の絶
縁膜をつけてもよい、ただし、サイドウオールスペーサ
長の制御性をあげるためには、ゲート電極の厚さをスペ
ーサ長以上にした方がよい。A multilayer film of metal or metal silicide compound and polycrystalline silicon may be used. Further, an insulating film such as a silicon oxide film may be provided on the gate electrode. However, in order to improve the controllability of the sidewall spacer length, it is better to make the thickness of the gate electrode greater than the spacer length.
次に第１図（ｂ）の如く、多結晶シリコン股４をフォト
エツチングによりパターニングし、ゲート電極５，６を
形成する。この時、ゲート電極５の右側側壁及びゲート
電極６の左側側壁はシリコン基板に対してほぼ垂直とな
っているが、ゲート電極５の左側側壁は大きく傾斜して
いる。これは、多結晶シリコン展加工時にゲートパター
ンの粗密、及び、エツチングガス等の加工条件に応じて
生じるものである。Next, as shown in FIG. 1(b), the polycrystalline silicon crotch 4 is patterned by photoetching to form gate electrodes 5 and 6. At this time, the right side wall of the gate electrode 5 and the left side wall of the gate electrode 6 are substantially perpendicular to the silicon substrate, but the left side wall of the gate electrode 5 is largely inclined. This occurs depending on the density of the gate pattern and processing conditions such as etching gas during polycrystalline silicon spreading processing.
一般に、多結晶シリコン加工時には、反応生成物が加工
された電極側壁に付着しく側壁付着物）、これが新たな
加工マスクとなってゲートに傾斜が生じる。このとき、
パターン間隔が密であるとエツチング面積が小さいため
、上記側壁付着物が少なく、電極断面形状はほぼ垂直と
なる。しかし、パターン間隔が広いとエツチング面積が
大きいため側壁付着物が生じやすく、断面形状は斜めに
なる。Generally, when polycrystalline silicon is processed, reaction products adhere to the processed electrode sidewalls (sidewall deposits), which act as a new processing mask and cause the gate to be tilted. At this time,
When the pattern spacing is close, the etching area is small, so the amount of deposits on the side walls is small, and the cross-sectional shape of the electrode is almost vertical. However, when the pattern spacing is wide, the etching area is large, which tends to cause deposits on the side walls, and the cross-sectional shape becomes oblique.
第１図（ｂ）では、ゲート電極５の右側には隣りの電極
６があるが、左側にはない。このため上記の効果により
、ゲート電極５は図示の如く左右非対称となる。In FIG. 1(b), there is an adjacent electrode 6 on the right side of the gate electrode 5, but not on the left side. Therefore, due to the above effect, the gate electrode 5 becomes asymmetrical as shown in the figure.
また、一般に加工形状は上記パターン依存性だけでなく
エツチングガス組成にも依存する。多結晶シリコン加工
用ガスとして代表的な四塩化炭素（ＣＣＱａ）を例にあ
げる。Furthermore, generally the processed shape depends not only on the above-mentioned pattern dependence but also on the composition of the etching gas. Carbon tetrachloride (CCQa), which is a typical polycrystalline silicon processing gas, will be taken as an example.
第３図（ａ）、（ｂ）にガス組成比をかえて加工したと
きのゲート断面形状を示す、３０はフォトレジストであ
る。（ａ）、（ｂ）は、ＣＣ１１４と共に不活性ガスと
して例えばヘリウムＨｅを混入し、ＣＣＱ 番の分圧を
変えたものである。（ａ）はＣＣＱ ４の分圧が（ｂ）
よりも高いため側壁付着物が少なくなり全体に垂直に近
づいている。これは、パターン形状、エツチング条件を
制御することにより、任意のパターンの側面に任意の傾
斜をつけることが可能であることを示している。FIGS. 3(a) and 3(b) show cross-sectional shapes of gates processed with different gas composition ratios, and 30 is a photoresist. In (a) and (b), for example, helium He is mixed as an inert gas with CC114, and the partial pressure of CCQ number is changed. (a) shows that the partial pressure of CCQ 4 is (b)
Since it is taller than that, there is less deposits on the side walls and the surface is almost vertical as a whole. This shows that by controlling the pattern shape and etching conditions, it is possible to create any slope on the side surface of any pattern.
続いて、第１図（ｂ）の如く、ゲート電極５゜６をマス
クにリンを１〜５Ｘ１０”ｃ飄−２打ち込み、低濃度拡
散層７を形成する。Subsequently, as shown in FIG. 1(b), using the gate electrode 5.6 as a mask, 1 to 5.times.10"c of phosphorus is implanted to form a low concentration diffusion layer 7.
次に第１図（ｃ）の如く、シリコン酸化膜を２５０〜３
００ｎｍ被膜後反応性イオンエツチングにより、ゲート
電極側壁にのみサイドウオールスペーサ８，９を形成し
た。このとき、ゲート電極５の左側壁には傾斜がついて
いるためスペーサ８はほとんどできない、これにより、
左右のスペーサ長が異なったものができる。この例では
、８のスペーサ長は０．０１〜０．０２μｍであり、９
のスペーサ長は０．２３〜０．２８μｍとなった。Next, as shown in Fig. 1(c), a silicon oxide film of 250~3
After the 00 nm coating, sidewall spacers 8 and 9 were formed only on the side walls of the gate electrode by reactive ion etching. At this time, since the left side wall of the gate electrode 5 is inclined, the spacer 8 can hardly be formed.
The left and right spacers can have different lengths. In this example, the spacer length of 8 is 0.01-0.02 μm and 9
The spacer length was 0.23 to 0.28 μm.
続いて、このスペーサ８，９とゲート電極５，６をマス
クにヒ素を２〜５Ｘ１０”ｃ重−２イオン打ち込みし、
高濃度拡散Ｍ１０を形成する。Next, using the spacers 8 and 9 and the gate electrodes 5 and 6 as masks, 2 to 5×10”c heavy −2 ions of arsenic are implanted.
High concentration diffusion M10 is formed.
以上により、ゲート電極５で形成されるＭＯＳトランジ
スタをみると、ソース、ドレインの一方は従来のＬＤＤ
構造となっているが、他方は高濃度層１０がゲート電極
下に達しており、二重拡散型、あるいはシングルドレイ
ン（ＳＤ）化している。この時、ＬＤＤ側をドレインに
、ＳＤ側をソースに用いれば高耐圧化と、高電流駆動能
力化とを同時に実現できる。As described above, when looking at the MOS transistor formed by the gate electrode 5, one of the source and drain is a conventional LDD.
However, in the other case, the high concentration layer 10 reaches below the gate electrode, making it a double diffusion type or a single drain (SD) type. At this time, if the LDD side is used as the drain and the SD side is used as the source, high breakdown voltage and high current drive capability can be achieved at the same time.
また、上記製法を用いることにより、任意のＭｏＳトラ
ンジスタを非対称化でき、また、パターンレイアウトの
時点で１つのチップ内のスペーサ長を任意の長さに制御
できる。このため、従来のＬＤＤ形成工程と全く同じ工
程で、任意の向きに非対称ＭＯＳトランジスタを形成で
きる。なお、本実施例では、ソース側高濃度層の外側に
一部低濃度層があるが、これはスペーサ長と拡散層の大
きさにより任意に定められ、高濃度層だけでもよい。Further, by using the above manufacturing method, any MoS transistor can be made asymmetrical, and the spacer length within one chip can be controlled to any length at the time of pattern layout. Therefore, an asymmetric MOS transistor can be formed in any direction in exactly the same process as the conventional LDD formation process. In this embodiment, there is a part of the low concentration layer outside the high concentration layer on the source side, but this is arbitrarily determined depending on the spacer length and the size of the diffusion layer, and only the high concentration layer may be used.
〈実施例２〉
次に、本発明の第２の実施例を第４図を用いて説明する
。<Example 2> Next, a second example of the present invention will be described using FIG. 4.
一般に１つのＬＳＩ内には、さまざまな大きさのＭＯＳ
トランジスタが形成されている。この時。Generally, one LSI contains MOS of various sizes.
A transistor is formed. At this time.
第４図（ａ）の如く、完全にゲートが孤立化したパター
ンを加工すると、（Ｑ）の如くゲート電極５の両側壁に
傾斜ができ、非対称ＬＤＤ構造にはならない。この場合
、（ｂ）の如く、ドレイン側のＬＤＤ化したい方に、ダ
ミーのゲート電極１５を形成し、５と１５との間隔を狭
くする。これにより、第４図（ｄ）に示す断面図の如く
、５の右側をＬＤＤ化することができる。If a pattern in which the gate is completely isolated as shown in FIG. 4(a) is processed, both side walls of the gate electrode 5 will be inclined as shown in FIG. 4(Q), and an asymmetric LDD structure will not be obtained. In this case, as shown in (b), a dummy gate electrode 15 is formed on the drain side where it is desired to be converted into an LDD, and the interval between the electrodes 5 and 15 is narrowed. Thereby, the right side of 5 can be converted into an LDD as shown in the cross-sectional view shown in FIG. 4(d).
また、同図（８）では、ゲート幅の大きなＭＯＳトラン
ジスタの場合に好適で、ゲートパターンを２つに分割し
て並べ、その間をドレイン領域として使用するもので、
断面は（ｆ）のようになる。In addition, in the same figure (8), it is suitable for a MOS transistor with a large gate width, and the gate pattern is divided into two and arranged, and the space between them is used as the drain region.
The cross section is as shown in (f).
この場合には、上記の様な特別なダミーゲートを必要と
せず１面積の増大もない。In this case, there is no need for a special dummy gate as described above, and there is no increase in area.
〈実施例３〉
次に、本発明の第３の実施例を第５図を用いて説明する
。<Embodiment 3> Next, a third embodiment of the present invention will be described using FIG. 5.
第５図（ａ）に示した構造は、第４図（ｂ）で示した構
造において、ドレイン側にのみ第２層目の多結晶シリコ
ン２３を積層し、シリコン基板上拡散層１０とコンタク
トホール２４との余裕を十分にとれるようにしたもので
ある。これにより、ゲート電極５及び６の距離は、コン
タクトホール、及び、それと他の層との余裕等を気にせ
ずに任意に定めることができ、また、ソリグラフィーで
定まる最小間隔にも設定できる。また、第５図（ｂ）は
、第４図（ｆ）において上記実施例を応用したものであ
る。なお、上記第２の多結晶シリコン層は良導電体であ
れば何でも良い。The structure shown in FIG. 5(a) differs from the structure shown in FIG. 4(b) in that a second layer of polycrystalline silicon 23 is laminated only on the drain side, and the diffusion layer 10 on the silicon substrate and the contact hole are stacked. This is designed to allow ample margin for comparison with 24. Thereby, the distance between the gate electrodes 5 and 6 can be arbitrarily determined without worrying about the contact hole and the margin between it and other layers, and can also be set to the minimum interval determined by lithography. Moreover, FIG. 5(b) is an application of the above embodiment in FIG. 4(f). Note that the second polycrystalline silicon layer may be of any material as long as it is a good conductor.
〈実施例４〉
最後に本発明の第４の実施例を第６図を用いて説明する
。<Embodiment 4> Finally, a fourth embodiment of the present invention will be described using FIG. 6.
第６図は相補型回路の一部をレイアウトしたものである
。６０はｎ型ウェルでその中のＭＯＳトランジスタは全
てｐチャネルであり、それ以外は全てｎチャネルである
。また、６１がゲート。FIG. 6 shows a layout of a portion of the complementary circuit. Reference numeral 60 denotes an n-type well, in which all MOS transistors are p-channel, and all others are n-channel. Also, 61 is the gate.
６２がダミーゲート、６３．６４がアクティブ領域、６
５がゲート上のコンタクトホールを示している。ソース
、ドレインへのコンタクトホール、金属配線等は示して
いない。62 is a dummy gate, 63.64 is an active area, 6
5 indicates a contact hole on the gate. Contact holes to the source and drain, metal wiring, etc. are not shown.
ここで、ゲート間距離（スペース）７０．７２は非対称
ＬＤＤ構造ＭＯＳトランジスタのドレイン側を、７１．
７３はソース側を意味している。Here, the distance between the gates (space) 70.72 is 71.72 on the drain side of the asymmetric LDD structure MOS transistor.
73 means the source side.
本実施例では、各ゲート電極の両側のスペースを７０．
７１あるいは７２．７３と変えてあり、これにより非対
称化が実現できる。In this embodiment, the space on both sides of each gate electrode is 70.
71 or 72.73, which makes it possible to achieve asymmetry.
また、本実施例では、ｎチャネルのドレイン側スペース
７０よりも、Ｐチャネルのドレイン側スペース７２の方
が狭くなっている。これにより、ｐチャネルのドレイン
側のサイドウオールスペーサ長がｎチャネルより大きく
なる。Further, in this embodiment, the drain side space 72 of the P channel is narrower than the drain side space 70 of the n channel. This makes the sidewall spacer length on the drain side of the p-channel longer than that of the n-channel.
半導体デバイスに好適な不純物として拡散係数の大きな
不純物のボロンしかないｐチャネルにおいて、ｎチャネ
ルよりスペーサ長を長くでき、素子の信頼性を向上させ
ることができる。つまり。In a p-channel, which has only boron, an impurity with a large diffusion coefficient, as an impurity suitable for a semiconductor device, the spacer length can be made longer than in an n-channel, and the reliability of the device can be improved. In other words.
上記スペースを任意に変えることにより、１つの基板上
に複数のスペーサ長を有するトランジスタを形成できる
。By arbitrarily changing the above-mentioned spaces, transistors having a plurality of spacer lengths can be formed on one substrate.
本発明によれば、ＬＳＩ内の任意のＭＩＳＩＩｌｔ界効
果トランジスタを自己整合的に非対称ＬＤＤ構造化でき
るため、ゲート長０．５μｍ以下で、特に低電源電圧下
におけるトランジスタ高電流能力化を実現でき、将来の
Ｕ Ｌ Ｓ Ｉ （Ｕｌｔｒａ ＬａｒｇｅＳｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）の基本デバイスとして有効
である。According to the present invention, any MISI Ilt field-effect transistor in an LSI can be formed into an asymmetric LDD structure in a self-aligned manner, so it is possible to realize a transistor with a high current capability, especially under a low power supply voltage, with a gate length of 0.5 μm or less. Future ULSI (Ultra Large Scale)
It is effective as a basic device for integration.
第１図は本発明の一実施例の素構造とその製造工程の概
略断面図、第２図は従来の素構造と製造工程を示した概
略断面図、第３図はゲート電極加工形状を示した断面図
、第４＠は本発明他の実施例を示した素子の平面図およ
び断面図、第５図は本発明の他の実施例を示した素子の
断面図、第６図は本発明の他の実施例を示した素子群の
要部平面図である。
１・・・シリコン基板、２・・・ゲート酸化膜、５，６
゜１２．１５，３１，３２・・・ゲート電極、７・・・
低濃度拡散層、１０・・・高濃度拡散層、８，９・・・
サイドウオールスペーサ、１１．３０・・・フォトレジ
スト、１８．２４・・・コンタクトホール、２１・・・
層間絶縁膜、２２・・・アルミニウム電極、２３・・・
第２電極層。
第
■
梁隼めイオン５主入
第
番濃夏拡収虐
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第
弔
６０ ウェル＊ｒ’ｘ
６１ γ−トを苓シ
ロ２ ダミーのケート雪上し
７０．７２ Ｆレイン便ＩＩＭスτ−スフ１７３
ソース１Ｍス欠−スFIG. 1 is a schematic cross-sectional view of the elementary structure and manufacturing process of an embodiment of the present invention, FIG. 2 is a schematic cross-sectional view of the conventional elementary structure and manufacturing process, and FIG. 3 is a gate electrode processing shape. FIG. 4 is a plan view and a sectional view of an element showing another embodiment of the present invention, FIG. 5 is a sectional view of an element showing another embodiment of the invention, and FIG. FIG. 7 is a plan view of a main part of an element group showing another example. 1... Silicon substrate, 2... Gate oxide film, 5, 6
゜12.15, 31, 32...gate electrode, 7...
Low concentration diffusion layer, 10... High concentration diffusion layer, 8, 9...
Side wall spacer, 11.30... Photoresist, 18.24... Contact hole, 21...
Interlayer insulating film, 22... aluminum electrode, 23...
Second electrode layer. Part ■ Liang Junme Aeon 5 Main entry No. No. Summer Expansion (αn No. 60 Well *r'x 61 γ-to Reishiro 2 Dummy's Kate Snow 70.72 F Rain Flight IIM S τ- Sufu 173
Source 1M space shortage
Claims (1)
スタにおいて、該ゲート電極のソース側壁にドレイン側
壁よりも大きな傾斜をつけたことを特徴とする半導体装
置。 ２、特許請求範囲第１項記載の半導体装置において、該
ソースの高濃度層が該ゲート電極下に達し、かつ、該ド
レイン高濃度層がゲート電極下に達していないことを特
徴とする半導体装置。 ３、半導体基板に形成されたＭＩＳ型電界効果トランジ
スタにおいて、該ゲート電極のドレイン側及びソース側
の側壁に幅の異なるサイドウォールスペーサを有するこ
とを特徴とする半導体装置。 ４、特許請求範囲第３項記載の半導体装置において、該
ドレイン側のサイドウォールスペーサ長がソース側サイ
ドウォールスペーサ長よりも長いことを特徴とする半導
体装置。 ５、特許請求範囲第２項記載の半導体装置において、隣
接するゲート電極あるいは配線層との距離が、ドレイン
側よりもソース側の方が離れていることを特徴とする半
導体装置。 ６、特許請求範囲第２項記載の半導体装置において、該
トランジスタのドレイン側にダミーの配線があることを
特徴とする半導体装置。 ７、半導体基板上にＭＩＳ型電界効果トランジスタを形
成する方法において、該ゲート電極のソース側に大きな
傾斜をつける加工工程と、該ゲート電極側壁にドレイン
側が長いサイドウォールスペーサを形成する工程と、該
ゲートとサイドウォールスペーサをマスクに高濃度層を
形成する工程とを含む半導体装置の製造方法。 ８、特許請求範囲第７項記載の製法において、該ゲート
電極加工後に低濃度層形成工程のあることを特徴とする
半導体装置の製造方法。 ９、特許請求範囲第７項記載の製法において、該ゲート
電極の加工に、堆積反応とエッチング反応が同時に起こ
るエッチング法を用いることを特徴とする半導体装置の
製造方法。 １０、半導体基板に形成された複数のＭＩＳ型電界効果
トランジスタにおいて、複数のサイドウォールスペーサ
長を、１回のスペーサ用膜形成工程と、１回の該スペー
サ用膜加工工程とで形成することを特徴とする半導体装
置の製造方法。 １１、半導体基板に形成された複数のＭＩＳ型電界効果
トランジスタにおいて、該トランジスタが複数のサイド
ウォールスペーサ長を有し、スペーサ長に応じて該ゲー
ト電極パターンが複数の配線ピッチ群で形成されている
ことを特徴とする半導体装置。[Scope of Claims] 1. A semiconductor device characterized in that, in an MIS field effect transistor formed on a semiconductor substrate, a source side wall of the gate electrode is sloped more than a drain side wall. 2. The semiconductor device according to claim 1, wherein the high concentration layer of the source reaches below the gate electrode, and the high concentration drain layer does not reach below the gate electrode. . 3. A MIS field effect transistor formed on a semiconductor substrate, characterized in that sidewall spacers having different widths are provided on the sidewalls of the gate electrode on the drain side and the source side. 4. The semiconductor device according to claim 3, wherein the sidewall spacer length on the drain side is longer than the sidewall spacer length on the source side. 5. The semiconductor device according to claim 2, wherein the distance between adjacent gate electrodes or wiring layers is greater on the source side than on the drain side. 6. The semiconductor device according to claim 2, wherein a dummy wiring is provided on the drain side of the transistor. 7. A method for forming an MIS field effect transistor on a semiconductor substrate, comprising: forming a large slope on the source side of the gate electrode; forming a sidewall spacer with a long drain side on the sidewall of the gate electrode; A method for manufacturing a semiconductor device, including a step of forming a highly concentrated layer using a gate and a sidewall spacer as a mask. 8. A method for manufacturing a semiconductor device according to claim 7, characterized in that there is a step of forming a low concentration layer after processing the gate electrode. 9. A method of manufacturing a semiconductor device according to claim 7, characterized in that an etching method in which a deposition reaction and an etching reaction occur simultaneously is used to process the gate electrode. 10. In a plurality of MIS field effect transistors formed on a semiconductor substrate, a plurality of sidewall spacer lengths are formed in one spacer film forming step and one spacer film processing step. A method for manufacturing a featured semiconductor device. 11. In a plurality of MIS field effect transistors formed on a semiconductor substrate, the transistor has a plurality of sidewall spacer lengths, and the gate electrode pattern is formed with a plurality of wiring pitch groups according to the spacer lengths. A semiconductor device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471988A JPH02102542A (en) | 1988-10-12 | 1988-10-12 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25471988A JPH02102542A (en) | 1988-10-12 | 1988-10-12 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02102542A true JPH02102542A (en) | 1990-04-16 |
Family
ID=17268895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25471988A Pending JPH02102542A (en) | 1988-10-12 | 1988-10-12 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02102542A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109100A (en) * | 2009-11-18 | 2011-06-02 | Micrel Inc | Ldmos transistor including asymmetrical spacer as gate |
-
1988
- 1988-10-12 JP JP25471988A patent/JPH02102542A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109100A (en) * | 2009-11-18 | 2011-06-02 | Micrel Inc | Ldmos transistor including asymmetrical spacer as gate |
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