JPH02100516A - Semiconductor output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体出力回路に係り、特にバイポーラトラン
ジスタとＣＭＯＳトランジスタとを共存させたデバイス
（以下、Ｂｉ−ＣＭＯＳという。）を用いた出力バッフ
ァ回路の改良に関し、本願第１の発明は出力信号の立下
り時に生じるＧ Ｎ Ｄ ｔｎ圧の変動ノイズを抑制し
うる半導体出力回路を提供することを目的とし、本願第
２の発明は出力信号の立下り時に生じるアンダーシュー
トやリンギングを抑制しうる半導体出力回路を提供する
ことを目的とし、かつ本願第３の発明は出力信号の立下
り時に生じるＧＮＤ電圧電圧−変動ノイズおよびアンダ
ーシュートやリンギングを共に抑制しつる半導体出力回
路を提供することを目的とし、
第１の発明は入力信号の論理レベルに対応して負荷を駆
動するバイポーラ形トランジスタからなる駆動回路と、
前記入力信号の論理レベルに対応して駆動制御信号を出
力するＣＭＯＳ）ランジスタインバータおよび前記駆動
制御信号により前記駆動回路のバイポーラトランジスタ
を制御するＭＯ３Ｉ−ランジスタを有する論理回路と、
を備えた半導体出力回路において、前記論理回路のＭＯ
Ｓトランジスタに前記駆動回路の出力信号を負帰還する
負帰還回路を接続して構成する。第２の発明は入力信号
の論理レベルに対応して負荷を駆動するバイポーラ形ト
ランジスタからなる駆動回路と、前記入力信号の論理レ
ベルに対応して前記駆動回路に駆動制御信号を出力する
論理回路と、を備えた半導休出ツノ回路において、前記
駆動回路の出力端と接地との間に、負荷への配線の特性
インピーダンスと同等のオン抵抗を有し、出力電圧が低
レベルのとき導通ずるＭＯＳトランジスタを接続して構
成する。第３の発明は請求項１記載の半導体出力回路と
請求項３記載の半導体出力回路とを組み合せて構成する
。[Detailed Description of the Invention] [Summary] The present invention relates to a semiconductor output circuit, and particularly relates to an improvement of an output buffer circuit using a device in which bipolar transistors and CMOS transistors coexist (hereinafter referred to as Bi-CMOS). The first invention of the present application aims to provide a semiconductor output circuit capable of suppressing the fluctuation noise of the GND tn pressure that occurs when the output signal falls, and the second invention of the present application aims to suppress the noise that fluctuates in the GND tn pressure that occurs when the output signal falls. It is an object of the present invention to provide a semiconductor output circuit capable of suppressing shoot and ringing, and the third invention of the present application is to provide a semiconductor output circuit capable of suppressing both GND voltage-voltage fluctuation noise, undershoot and ringing that occur at the falling edge of an output signal. A first aspect of the present invention is to provide a drive circuit including a bipolar transistor that drives a load in accordance with the logic level of an input signal;
a logic circuit having a CMOS transistor inverter that outputs a drive control signal in response to the logic level of the input signal and an MO3I-transistor that controls a bipolar transistor of the drive circuit with the drive control signal;
In a semiconductor output circuit comprising: an MO of the logic circuit;
A negative feedback circuit for negatively feeding back the output signal of the drive circuit is connected to the S transistor. A second invention includes a drive circuit including a bipolar transistor that drives a load in accordance with the logic level of an input signal, and a logic circuit that outputs a drive control signal to the drive circuit in response to the logic level of the input signal. , which has an on-resistance equivalent to the characteristic impedance of the wiring to the load between the output terminal of the drive circuit and the ground, and conducts when the output voltage is at a low level. It is configured by connecting MOS transistors. A third invention is constructed by combining the semiconductor output circuit according to claim 1 and the semiconductor output circuit according to claim 3.
本発明は半導体出力回路に係り、特にバイポーラトラン
ジスタとＣＭＯＳ）ランジスタとを共存させたデバイス
（以下、Ｂｉ−ＣＭＯＳという。）を用いた出力バッフ
ァ回路の改良に関する。The present invention relates to a semiconductor output circuit, and more particularly to an improvement in an output buffer circuit using a device in which a bipolar transistor and a CMOS (CMOS) transistor coexist (hereinafter referred to as Bi-CMOS).
Ｂ１−ＣＭＯＳデバイスは、ＣＭＯＳ）ランジスタの高
集積性および低消費電力性と、バイポーラトランジスタ
の高駆動力性および高速性を共存させたものである。The B1-CMOS device combines the high integration and low power consumption of a CMOS transistor with the high driving force and high speed of a bipolar transistor.
特に重い負荷を駆動する場合、バイポーラトランジスタ
の高駆動力および高速性の点と、ＣＭＯＳ）ランジスタ
の高集積性を考慮した場合単なるＣＭＯＳトランジスタ
を用いるよりＢ１ＣＭＯＳトランジスタの方が優利であ
る。Especially when driving a heavy load, B1CMOS transistors are more advantageous than using simple CMOS transistors, considering the high driving power and high speed of bipolar transistors and the high integration of CMOS transistors.
かかるＢｉ−ＣＭＯＳ）ランジスタは各積論理回路の出
力回路、バッファあるいはその他の変換回路等に用いら
れている。Such Bi-CMOS) transistors are used in output circuits, buffers, or other conversion circuits of each product logic circuit.
第７図にＢ１−ＣＭＯＳデバイスによる出力回路の概略
を示す。この第７図に示すように、出力回路１００は、
１つのボード１０１内の論理回路１０２の出力を出力パ
ッド１０３を介して他のボド２００内の負荷回路２０１
に入力パッド２０２を介して伝え、負荷回路２０１を駆
動するために用いられる。出力パッド１０３と人力パッ
ド２０２との間はボード配線３００により結線される。FIG. 7 schematically shows an output circuit using a B1-CMOS device. As shown in FIG. 7, the output circuit 100 is
The output of the logic circuit 102 in one board 101 is sent to the load circuit 201 in the other board 200 via the output pad 103.
is transmitted through the input pad 202 and used to drive the load circuit 201. The output pad 103 and the manual pad 202 are connected by a board wiring 300.
次に、第８図に従来のＢｉ−ＣＭＯＳ技術を用いた出力
回路１００の例を示す。出力回路］００は大別して論理
部１０４と駆動部１０５とからなる。論理部１０４はｐ
チャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳＩ−ラ
ンジスタという。）ＴＰ３とｎチャネル型ＭＯ３Ｉ−ラ
ンジスタ（以下ＮＭＯＳトランジスタという。）ＴＮ３
からなるＣＭＯＳインバータと、制御用のＮＭＯＳトラ
ンジスタＴ Ｎ ｓとからなる。駆動部１０５は２個縦
列接続されたバイポーラ型ｎｐｎ トランジスタ（以下
、駆動トランジスタという。）Ｑ 、Ｑからなる。Ｃ
ＭＯＳインバータのＰＭＯＳトランジスタＴＰ とＮ
ＭＯ３Ｉ−ランジスタＴＮ３のゲ−ト共通接続点から入
力端子ＩＮが導出され、この入力端子ＩＮから駆動トラ
ンジスタＱ１のベースに接続されている。ＰＭＯＳトラ
ンジスタＴＰ のソースＳとＮＭＯＳトランジスタＴ
Ｎ３のドレインＤとの接続点Ｐ１とＮＭＯ３）ランジス
タＴ Ｎ ５のゲートＧとが接続されている。Next, FIG. 8 shows an example of an output circuit 100 using conventional Bi-CMOS technology. The output circuit] 00 is roughly divided into a logic section 104 and a driving section 105. The logic section 104 is p
Channel type MOS transistor (hereinafter referred to as PMOSI-transistor) TP3 and n-channel type MO3I-transistor (hereinafter referred to as NMOS transistor) TN3
and a control NMOS transistor T N s. The drive section 105 consists of two bipolar type npn transistors (hereinafter referred to as drive transistors) Q and Q connected in series. C
PMOS transistors TP and N of MOS inverter
An input terminal IN is led out from a common connection point between the gates of the MO3I transistor TN3, and is connected to the base of the drive transistor Q1. Source S of PMOS transistor TP and NMOS transistor T
A connection point P1 with the drain D of N3 is connected to the gate G of the transistor T N 5 (NMO3).
ＮＭＯ５Ｉ−ランジスタＴＮ５のドレインＤは駆動トラ
ンジスタＱ１のエミッタＥと駆動トランジスタＱ のコ
レクタＣとの接続点Ｐ２に接続され、ＮＭＯ３Ｉ−ラン
ジスタＴＮ５のソースＳは駆動トランジスタＱ２のベー
スＢに接続されている。The drain D of the NMO5I transistor TN5 is connected to the connection point P2 between the emitter E of the drive transistor Q1 and the collector C of the drive transistor Q, and the source S of the NMO3I transistor TN5 is connected to the base B of the drive transistor Q2.
駆動トランジスタＱ１と駆動トランジスタＱ２の接続点
Ｐ２からは出力が導出され、出力パッド１０３に接続さ
れている。この出力パッド１０３に前述の負荷回路２０
１が接続され、その負荷容量をＣとして破線で示してお
く。ＶＤＤは電源電圧、ＶＩＥＥはＧＮＤ電圧である。An output is derived from a connection point P2 between drive transistor Q1 and drive transistor Q2, and is connected to output pad 103. The above-mentioned load circuit 20 is connected to this output pad 103.
1 is connected, and its load capacity is shown as C by a broken line. VDD is a power supply voltage, and VIEE is a GND voltage.
次に動作を説明する。Next, the operation will be explained.
入力端子ＩＮに論理“Ｈ”レベルの信号が入力されると
、ＰＭＯＳＩ−ランジスタＴＰ３はＯＦＦでＮＭＯＳト
ランジスタＴＮ３がＯＮとなる。よって、ＮＭＯ３）ラ
ンジスタＴＮ５のゲートＧが“Ｌ“ レベルとなるから
ＮＭＯ３）ランジスタＴＮ はＯＦＦとなり、駆動ト
ランジスタＱ２にはベースＢ電位が与えられないので駆
動トランジスタＱ２はＯＦＦである。このとき、入力信
号が′Ｈ”レベルであるから駆動トランジスタＱ１はＯ
Ｎとなる。駆動トランジスタＱ１がＯＮすると、電源電
圧Ｖ から駆動トランジスタＱ １接続点Ｄ１
Ｐ２、出力パッド１０３の経路で負荷容量Ｃに充電電流
ｉｃが流れ、負荷容量Ｃが充電されて負荷回路２０１が
“Ｈ”レベルに駆動される。When a logic "H" level signal is input to the input terminal IN, the PMOSI-transistor TP3 is turned off and the NMOS transistor TN3 is turned on. Therefore, since the gate G of NMO3) transistor TN5 becomes "L" level, NMO3) transistor TN is turned OFF, and since the base B potential is not applied to drive transistor Q2, drive transistor Q2 is OFF. At this time, since the input signal is at the 'H' level, the drive transistor Q1 is turned off.
It becomes N. When the drive transistor Q1 is turned on, a charging current IC flows to the load capacitor C through the path from the power supply voltage V to the drive transistor Q1 connection point D1 P2 and the output pad 103, the load capacitor C is charged and the load circuit 201 becomes "H". Driven to the level.
一方、入力端子ＩＮに論理“Ｌ″レベル信号が入力され
ると、ＰＭＯＳトランジスタＴ Ｐ ｓがＯＮでＮＭＯ
３）ランジスタＴＮ３はＯＦＦとなる。よって、ＮＭＯ
ＳトランジスタＴＮ５のゲートＧが“Ｈ”レベルとなる
からＮＭＯＳトランジスタＴＮ５がＯＮとなる。ＮＭＯ
３）ランジスタＴＮ がＯＮになると、接続点Ｐ２か
らＮＭＯＳト
ランジスタ
Ｑ のベースＢに接続点Ｐ２の電位“Ｈ”レベルが供給
され、駆動トランジスタＱ２がＯＮとなる。On the other hand, when a logic “L” level signal is input to the input terminal IN, the PMOS transistor T P s is turned on and the NMO
3) The transistor TN3 is turned off. Therefore, N.M.O.
Since the gate G of the S transistor TN5 becomes "H" level, the NMOS transistor TN5 is turned on. N.M.O.
3) When the transistor TN is turned ON, the potential "H" level of the connection point P2 is supplied from the connection point P2 to the base B of the NMOS transistor Q2, and the drive transistor Q2 is turned ON.
駆動トランジスタＱ２がＯＮになると、負荷容量Ｃから
放電電流ｉｄが出力パッド１０３、接続点Ｐ２、駆動ト
ランジスタＱ，ＧＮＤ電圧Ｖ Ｅ Ｅ （’）経路で流
れ、負荷容量Ｃのチャージが放電されて負荷回路２０１
は“Ｌ°レベルに引き下げられるよう駆動される。When the drive transistor Q2 is turned ON, a discharge current id flows from the load capacitor C through the output pad 103, the connection point P2, the drive transistor Q, and the GND voltage V E E ('), and the charge in the load capacitor C is discharged and the load circuit 201
is driven to be pulled down to the “L° level.
このように、駆動部１０５では入力端子ＩＮに与えられ
る入力信号の論理に対応して論理部１０４の制御により
駆動トランジスタＱ１と駆動トランジスタＱ２とが交互
にＯＮ−ＯＦＦ動作し、いわゆるプッシュプル動作によ
り負荷回路２０１を強力に高速駆動する。In this way, in the drive unit 105, the drive transistor Q1 and the drive transistor Q2 are alternately turned ON and OFF under the control of the logic unit 104 in accordance with the logic of the input signal applied to the input terminal IN, and a so-called push-pull operation is performed. The load circuit 201 is strongly driven at high speed.
上記出力回路１００の第１の問題点は、出力パッド１０
３の出力信号を“Ｌ”レベルに立下げる際に電源配線（
ＧＮＤ電圧ｖＥＥの配線）にラッシュカレント（Ｒｕｓ
ｈ Ｃｕｒｒｅｎｔ）が流れ込んで誤動作を引き起こす
可能性がある点である。これは、駆動トランジスタＱ２
がスイッチング（ＯＮ）の際に、負荷容ｊＩＣから放電
電流ｉｄがＧＮＤ電圧ｖＥＰ，に流れ込むのであるが、
この放電電流ｉｄがラッシュカレントとして作用し、Ｇ
ＮＤ電圧■ＥＥが変動（上昇）してしまい、電源電圧”
ＤＤとＧＮＤ電圧”ＥＥ相互間の電圧が小さくなること
からしきい値の変動を招くことになるからである。The first problem with the output circuit 100 is that the output pad 10
When lowering the output signal of 3 to the “L” level, the power supply wiring (
Rush current (Rus
h Current) may flow in and cause malfunction. This is the drive transistor Q2
When is switched on (ON), a discharge current id flows from the load capacitor jIC to the GND voltage vEP, but,
This discharge current id acts as a rush current, and G
ND voltage ■ EE fluctuates (increases) and the power supply voltage
This is because the voltage between DD and GND voltage EE becomes smaller, which leads to fluctuations in the threshold value.
上記出力回路１００の第２の問題点は、上記うッシュカ
レントの発生に伴なって第５図（Ｃ）の波線で示すよう
に、ＧＮＤ電圧ＶＥＥにアンダーシュート、リンギング
波形が生じる点である。これは出力回路１００の出力イ
ンピーダンスや負荷回路２０１の入力インピーダンスと
ボード配線３００の特性インピーダンスとの整合がとれ
ていない場合に、信号の反射が起こるからである。A second problem with the output circuit 100 is that as the wash current occurs, undershoot and ringing waveforms occur in the GND voltage VEE, as shown by the dotted line in FIG. 5(C). This is because signal reflection occurs when the output impedance of the output circuit 100 or the input impedance of the load circuit 201 is not matched with the characteristic impedance of the board wiring 300.
以上の問題はＭＯＳ）ランジスタ回路においても問題と
なるが、負荷駆動能力が高く、高速性を有するＢ１−Ｃ
ＭＯＳトランジスタ回路においては一層大きな問題とな
る。The above problems also occur in MOS) transistor circuits, but B1-C has high load driving ability and high speed.
This becomes an even bigger problem in MOS transistor circuits.
そこで、本願箱１の発明は出力信号の立下り時に生じる
Ｇ Ｎ Ｄ ｔｆｌ圧の変動ノイズを抑制しうる半導体
出力回路を提供することを目的とし、本願箱２の発明は
出力信号の立下り時に生じるアンダーシュートやリンギ
ングを抑制しうる半導体出力回路を提供することを目的
とし、かつ本願箱３の発明は出力信号の立下り時に生じ
るＧＮＤ’？圧■。。Therefore, the invention in Box 1 of the present application aims to provide a semiconductor output circuit that can suppress the fluctuation noise of the GND tfl pressure that occurs when the output signal falls, and the invention in Box 2 of the present application aims to provide a semiconductor output circuit that can suppress the fluctuation noise of the GND tfl pressure that occurs when the output signal falls. The purpose of the present invention is to provide a semiconductor output circuit capable of suppressing undershoot and ringing that occurs, and the invention in Box 3 of the present application is intended to suppress the GND'? Pressure ■. .
の変動ノイズおよびアンダーシュートやリンギングを共
に抑制しうる半導体出力回路を提供することを目Ｃ白と
する。Our goal is to provide a semiconductor output circuit that can suppress both fluctuation noise, undershoot, and ringing.
上記課題を解決するために、本願箱１の発明は、第１図
に示すように、入力信号の論理レベルに対応して負荷を
駆動するバイポーラ形トランジスタからなる駆動回路と
、前記入力信号の論理レベルに対応して駆動制御信号を
出力するＣＭＯＳトランジスタインバータおよび前記駆
動制御信号により前記駆動回路のバイポーラトランジス
タを制御するＭＯＳ）ランジスタを有する論理回路と、
を備えた半導体出力回路において、前記論理回路のＭＯ
Ｓトランジスタに前記駆動回路の出力信号を負帰還する
負帰還回路を接続して構成する。In order to solve the above problems, the invention in Box 1 of the present invention, as shown in FIG. a logic circuit having a CMOS transistor inverter that outputs a drive control signal in accordance with a level, and a MOS transistor that controls a bipolar transistor of the drive circuit with the drive control signal;
In a semiconductor output circuit comprising: an MO of the logic circuit;
A negative feedback circuit for negatively feeding back the output signal of the drive circuit is connected to the S transistor.
本願箱２の発明は、第２図に示すように、入力信号の論
理レベルに対応して負荷を駆動するバイポーラ形トラン
ジスタからなる駆動回路と、前記入力信号の論理レベル
に対応して前記駆動回路に駆動制御信号を出力する論理
回路と、を備えた半導体出力回路において、前記駆動回
路の出力端と接地との間に、負荷への配線の特性インピ
ーダンスと同等のオン抵抗を有し、出力電圧が低レベル
のとき導通ずるＭＯＳトランジスタを接続して構成する
。As shown in FIG. 2, the invention in Box 2 includes a drive circuit including a bipolar transistor that drives a load in accordance with the logic level of an input signal, and a drive circuit that drives a load in accordance with the logic level of the input signal. a logic circuit that outputs a drive control signal to a semiconductor output circuit, which has an on-resistance between the output terminal of the drive circuit and ground that is equivalent to the characteristic impedance of the wiring to the load; It is constructed by connecting MOS transistors that are conductive when is at a low level.
本願箱３の発明は、第３図に示すように請求項１記載の
！１′、導体出力回路と請求項３記載の半導体出力回路
とを組み合せて構成する。The invention in box 3 of the present invention is as shown in FIG. 1' is constructed by combining a conductor output circuit and a semiconductor output circuit according to claim 3.
第１の発明によれば、入力端子ＩＮの入力信号の論理レ
ベルに対応してＮＭＯＳトランジスタＴＮ５は駆動部１
０５を駆動するが、その出力信号は負帰還回路ＴＮ
により負帰還され、駆動部１０５からの出力信号を逆に
変化させるようにＮＭＯＳトランジスタＴ Ｎ ５をコ
ントロールする。According to the first invention, the NMOS transistor TN5 is activated in the drive unit 1 in response to the logic level of the input signal of the input terminal IN.
05, but its output signal is sent to the negative feedback circuit TN.
The NMOS transistor T N 5 is controlled so that the output signal from the drive unit 105 is negatively fed back and reversely changed.
例えば、出力信号が立下ろうとするとき、立下りを若干
遅らせるようにＮＭＯＳｌ−ランジスタＴ Ｎ ｓを動
作させる。このコントロール動作により、出力信号の立
下り時の放電電流ｉｄの速度が弱まり、したがってラッ
シュカレントを抑制する。For example, when the output signal is about to fall, the NMOS1-transistor T N s is operated to slightly delay the fall. This control operation weakens the speed of the discharge current id when the output signal falls, thus suppressing the rush current.
その結果ＧＮＤ電圧Ｖ、−変動ノイズの発生を防止する
ことができる。As a result, it is possible to prevent the occurrence of -fluctuation noise in the GND voltage V.
第２の発明によれば、入力端子ＩＮの入力信号の論理レ
ベルに対応して駆動部１０５は負荷回路２０１を駆動す
るが、駆動部１０５の出力端に接続されたＭＯＳトラン
ジスタＴＮ６によりボード配線３００の特性インピーダ
ンスの整合がとられているため信号の反射が防止され、
かつ、立下り時の放電電流ｉｄを駆動トランジスタＱ２
とともに引抜くためアンダーシュートおよびリンギング
を抑制する。According to the second invention, the driving section 105 drives the load circuit 201 in accordance with the logic level of the input signal of the input terminal IN, and the board wiring 301 is controlled by the MOS transistor TN6 connected to the output terminal of the driving section 105. Since the characteristic impedance of the signal is matched, signal reflection is prevented.
In addition, the discharge current id at the time of falling is connected to the drive transistor Q2.
It also suppresses undershoot and ringing.
第３の発明によれば、負帰還回路ＴＮ によるラッシ
ュカレントの抑制とともにＭＯＳトランジスタＴＮ６に
よるアンダーシュート、リンギングの抑制が行なわれＧ
ＮＤｆｆｔ圧ＶＥＩＥの変動を効果的に規制でき、誤動
作の発生を防止する。According to the third invention, rush current is suppressed by the negative feedback circuit TN, and undershoot and ringing are suppressed by the MOS transistor TN6.
Fluctuations in the NDfft pressure VEIE can be effectively regulated and malfunctions can be prevented.
次に、本発明に係る実施例を図面に基づいて説明する。 Next, embodiments according to the present invention will be described based on the drawings.
第１実施例
第４図に第１実施例を示す。この第４図において、第８
図（従来例）と重複する部分には同一の符号を附して以
下説明する。First Embodiment FIG. 4 shows a first embodiment. In this figure 4, the 8th
The same reference numerals are given to the same parts as those in the figure (conventional example) and the explanation will be given below.
第４図において第８図と異なる部分は、ＮＭＯＳ）ラン
ジスタＴＮ５のドレインＤとゲートＧとの間にＭＯＳキ
ャパシタンスＴＮ を接続した点、接続点Ｐ２とＧＮ
Ｄ電圧ＶＥＥと間にプルダウンＭＯＳトランジスタ（Ｎ
チャネル型）Ｔ Ｎ ｅを接続した点、このプルダウン
ＭＯＳトランジスタＴＮ６と入力端子ＩＮとの間にＰＭ
ＯＳトランジスタＴＰ１およびＮＭＯＳトランジスタＴ
Ｎ１からなるＣＭＯＳインバータを接続した点、このＣ
ＭＯＳインバータと駆動トランジスタＱ２のベースＢと
の間にＰＭＯ３）ランジスタＴ Ｐ ２およびＮＭＯ３
Ｉ−ランジスタＴＮ２からなるＣＭＯＳインバータを接
続した点、および、ＮＭＯＳ）ランジスタＴＮ３とゲー
トＧ共通のＮＭＯＳトランジスタＴＮ４をそのドレイン
ＤをＮＭＯＳトランジスタＴ Ｎ ５のソースＳ（すな
わち、駆動トランジスタＱ１のベースＢ）に接続すると
ともにそのソースＳをＧＮＤｍ圧ＶＥＥに接続した点で
ある。The difference between FIG. 4 and FIG. 8 is that a MOS capacitor TN is connected between the drain D and gate G of the NMOS transistor TN5, and the connection point P2 and GN.
A pull-down MOS transistor (N
PM (channel type) is connected between the pull-down MOS transistor TN6 and the input terminal IN.
OS transistor TP1 and NMOS transistor T
The point where the CMOS inverter consisting of N1 is connected, this C
PMO3) transistors T P2 and NMO3 between the MOS inverter and the base B of the drive transistor Q2
I - the point where the CMOS inverter consisting of the transistor TN2 is connected, and the NMOS transistor TN4 which is common to the transistor TN3 and the gate G; This is the point where the source S is connected to the GNDm pressure VEE.
ＭＯＳキャパシタンスＴＮ はＭＯＳ）ラングスタの
ゲート・ソース間容量およびゲート・ドレイン容量を利
用したキャパシタンスである。このＭＯＳキャパシタン
スＴＮ は出力パッド１０３の出力信号を立下げるた
めのＮＭＯＳトランジスタＴ Ｎ ５のＯＮ動作を妨げ
るようＮＭＯＳ）ランジスタＴ Ｎ ｓのゲートＧとド
レイン０間をバイパスさせてゲートＧの電位の立下りを
遅くし、それによって負帰還作用する負帰還回路を構成
する（詳細は後述する。）
ＣＭＯＳインバータ（ＴＰ 、ＴＮ１）はプルダウン
ＭＯＳトランジスタＴ Ｎ ｅを入力端子ＩＮへの入力
信号論理に対応させ、出力パッド１０３の出力信号の立
下がり時にプルダウンＭＯＳトランジスタＴＮ６をＯＮ
させるものである。The MOS capacitance TN is a capacitance that utilizes the gate-source capacitance and gate-drain capacitance of a MOS Langster. This MOS capacitance TN bypasses the gate G and drain 0 of the NMOS transistor TNs to prevent the potential of the gate G from rising so as to prevent the ON operation of the NMOS transistor TN5 for lowering the output signal of the output pad 103. The CMOS inverter (TP, TN1) has a pull-down MOS transistor TNe corresponding to the logic of the input signal to the input terminal IN. , turns on the pull-down MOS transistor TN6 when the output signal of the output pad 103 falls.
It is something that makes you
プルダウンＭＯＳ）ランジスタＴＮ６はＯＮ抵抗として
出力パッド１０３と入力パッド２０２間のボード配線３
００の特性インピーダンスに適合するインピーダンス（
数十〜数百Ω）を有し、出力回路１００の出力インピー
ダンスと特性インピーダンスとの整合をとるためのもの
であり、出力パッド１０３の出力信号の”Ｌ”レベルの
時にＯＮとなって作用する。Pull-down MOS) transistor TN6 serves as an ON resistance and connects board wiring 3 between output pad 103 and input pad 202.
Impedance that matches the characteristic impedance of 00 (
It is for matching the output impedance of the output circuit 100 and the characteristic impedance, and is turned ON and acts when the output signal of the output pad 103 is at "L" level. .
ＰＭＯＳトランジスタＴ Ｐ ２とＮＭＯＳトランジス
タＴＮ２からなるＣＭＯＳインバータは、ＰＭＯ３）ラ
ンジスタＴＰ［とＮＭＯＳトランジスタＴＮ２からなる
ＣＭＯＳインバータを挿入したので駆動トランジスタＱ
２に与える信号論理を戻すためである。The CMOS inverter consisting of the PMOS transistor T P2 and the NMOS transistor TN2 is the same as the driving transistor Q since the CMOS inverter consisting of the PMOS transistor TP2 and the NMOS transistor TN2 is inserted.
This is to return the signal logic given to 2.
ＮＭＯＳトランジスタＴ Ｎ ａはＰＭＯ３ｈランジス
タＴＰ とＮＭＯＳトランジスタＴ Ｎ ＋を挿人し
たことによる信号論理の変化に応じて正しく駆動トラン
ジスタＱ１を駆動するためのものである。The NMOS transistor T N a is for correctly driving the drive transistor Q1 in accordance with the change in signal logic caused by inserting the PMO3h transistor TP and the NMOS transistor T N +.
次に動作を説明する。Next, the operation will be explained.
第５図に各部の信号のタイムチャートを示す。FIG. 5 shows a time chart of signals of each part.
入力端子ＩＮの入力信号が“Ｈ”レベルに立上ると（第
５図（ａ）） ＰＭＯＳトランジスタＴＰ３はＯＦ
ＦでＮＭＯ５Ｉ−ランジスタＴ Ｎ ａはＯＮ、接続点
Ｐ１はＬ” レベルとなり、ＮＭＯＳトランジスタＴ
Ｎ ５はＯＦＦでＮＭＯＳトランジスタＴＮ４はＯＮと
なる。よって、駆動トランジスタＱ２はＯＦＦである。When the input signal of the input terminal IN rises to the "H" level (Fig. 5(a)), the PMOS transistor TP3 is turned off.
At F, NMO5I-transistor TNa is ON, connection point P1 becomes L" level, and NMOS transistor T
N5 is OFF and NMOS transistor TN4 is ON. Therefore, drive transistor Q2 is OFF.
このときＮＭＯＳ）ランジスタＴＮｌはＯＮであり、プ
ルダウンＭＯＳトランジスタＴＮ６はＯＦＦとなる。At this time, the NMOS transistor TNl is ON, and the pull-down MOS transistor TN6 is OFF.
ＮＭＯＳトランジスタＴＮ１がＯＮだとＰＭＯＳトラン
ジスタＴ Ｐ ２がＯＮとなり、駆動トランジスタＱ１
のベースＢ電源電圧ＶＤＤか与えられるので駆動トラン
ジスタＱ１はＯＮとなる。駆動トランジスタＱ１のＯＮ
により電源電圧ＶＤＤが駆動トランジスタＱ １接続点
Ｐ １出力パツド１０３、負荷容量Ｃの経路で充電電流
ｉｃが流れ、負荷容量Ｃは充電される。このように、出
力回路１００は入力端子ＩＮが“Ｈ“レベルのとき出力
パッド１０３に“Ｈ”レベルの出力信号を出力し、負荷
回路２０１を″Ｈルベルに駆動する。When the NMOS transistor TN1 is turned on, the PMOS transistor T P2 is turned on, and the driving transistor Q1 is turned on.
Since the base B power supply voltage VDD is applied, the drive transistor Q1 is turned on. Turning on drive transistor Q1
Therefore, the charging current IC flows through the path of the power supply voltage VDD, the drive transistor Q1, the connection point P1, the output pad 103, and the load capacitor C, and the load capacitor C is charged. In this manner, the output circuit 100 outputs an output signal of the "H" level to the output pad 103 when the input terminal IN is at the "H" level, thereby driving the load circuit 201 to the "H" level.
一方、入力端子ＩＮの入力信号が“Ｌ”レベルに立下が
ると（第５図（ａ）） 、ＰＭＯ３トランジスタＴＰ３
がＯＮとなる。ＰＭＯＳトランジスタＴ Ｐ ａがＯＮ
になると、接続点Ｐ１の電位は“Ｈ゛レベル立上ろうと
する（第５図（ｂ））。On the other hand, when the input signal of the input terminal IN falls to "L" level (Fig. 5(a)), the PMO3 transistor TP3
becomes ON. PMOS transistor T P a is ON
Then, the potential at the connection point P1 attempts to rise to the "H" level (FIG. 5(b)).
しかし、電源電圧ＶＤＤからＰＭＯＳトランジスタＴＰ
３を介してＭＯＳキャパシタンスＴＮｏに充電電流ｉ
が流れ、ＭＯＳキャパシタンスＮＣ
ＴＮ の充電が完了するまで接続点Ｐ１はＨ”レベル
にならない。つまり、ＭＯＳキャパシタンスＴＮ の
充電時定数分だけ接続点Ｐ１の信号の立上りが遅れるこ
とになる（第５図（ｂ） 、Ｖ、１参照。）その結果、
ＮＭＯＳトランジスタＴＮ５のゲートＧ電位の”Ｈ″レ
ベルの立上がりが遅れ、その遅れ時間だけ遅れてＮＭＯ
ＳトランジスタＴ Ｎ ５がＯＮとなり、これに追従し
て駆動トランジスタＱ２がＯＮとなる。この駆動トラン
ジスタＱ２のＯＮにより負荷容ｆｆ１Ｃの充電電荷が出
力パッド１０３、接続点Ｐ 、駆動トランジスタＱ、Ｇ
ＮＤ電圧■Ｅ−経路で放電され、放電型流ｉｄが流れる
。このように、出力回路１００は入力端子ＩＮが″Ｌル
ベルになるとき、出力パッド１０３に“Ｌ”レベルの出
力信号を出力、つまり、“Ｌ“レベルに立下げて負荷回
路２０１を“Ｌ”レベルに駆動する。しかし、この立下
がり時には、ＭＯＳキャパシタンスＴＮ の作用、す
なわち負帰還作用により立下がり速度をなだらかなもの
とするため、放電電流１ｄがラッシュカレントのように
急峻に立下がることがなく、それによってＧＮＤ［圧Ｖ
ＥＥの変動を抑制することができる。However, from the power supply voltage VDD to the PMOS transistor TP
A charging current i is applied to the MOS capacitance TNo through
flows, and the connection point P1 does not become H" level until the charging of the MOS capacitance NC TN is completed. In other words, the rise of the signal at the connection point P1 is delayed by the charging time constant of the MOS capacitance TN (Fig. 5). (b), see V, 1.) As a result,
The rise of the "H" level of the gate G potential of the NMOS transistor TN5 is delayed, and the NMOS transistor is delayed by the delay time.
The S transistor T N 5 turns on, and following this, the drive transistor Q2 turns on. By turning on the drive transistor Q2, the charge in the load capacitor ff1C is transferred to the output pad 103, the connection point P, and the drive transistors Q and G.
The ND voltage is discharged through the E- path, and a discharge type current id flows. In this way, when the input terminal IN reaches the "L" level, the output circuit 100 outputs an "L" level output signal to the output pad 103, that is, it pulls down to the "L" level and causes the load circuit 201 to go "L". However, at the time of this fall, the fall speed is made gentle by the action of the MOS capacitance TN, that is, the negative feedback effect, so that the discharge current 1d does not fall as steeply as in the rush current. , thereby GND [pressure V
Fluctuations in EE can be suppressed.
また、入力端子ＩＮが“Ｌ”レベルに立下がると、ＰＭ
ＯＳトランジスタＴＰｌがＯＮとなるため、電源電圧Ｖ
ＤＤがプルダウンＭＯＳトランジスタＴ Ｎ ｅのゲー
トＧに供給され、プルダウンＭＯＳトランジスタＴＮ６
がＯＮとなる。したがって、放電電流ｉｄはこのプルダ
ウンＭＯＳトランジスタＴＮ６を経由してＧＮＤ電圧Ｖ
ＩＥＥに落ちる成分と、駆動トランジスタＱ２を介して
ＧＮＤ電圧ＶＥＥに落ちる成分とに分流される。このこ
とは、駆動トランジスタサイズ由の放電電流ｉｄとプル
ダウンＭＯＳトランジスタＴＮ６経由の放電電流ｉｄと
のタイミングを異ならしめてＧＮＤ電圧ＶＢＩＥへの放
電電流ｉｄの突入速度の緩衝に寄与することとなる。し
たがって、出力信号のアンダーシュートを防止できる。Furthermore, when the input terminal IN falls to “L” level, PM
Since the OS transistor TPl is turned on, the power supply voltage V
DD is supplied to the gate G of the pull-down MOS transistor T N e, and the pull-down MOS transistor TN6
becomes ON. Therefore, the discharge current id passes through this pull-down MOS transistor TN6 to the GND voltage V.
It is divided into a component that falls to IEE and a component that falls to GND voltage VEE via drive transistor Q2. This makes the timing of the discharge current id due to the drive transistor size different from the discharge current id via the pull-down MOS transistor TN6, and contributes to buffering the rush speed of the discharge current id to the GND voltage VBIE. Therefore, undershoot of the output signal can be prevented.
さらに、プルダウンＭＯＳトランジスタＴＮ６のＯＮ抵
抗はボード配線３００の特性インピーダンスとマツチン
グがとられているため、インピーダンスのミスマツチン
グによるボード配線３００上での信号の反射をなくすこ
とができ、立下がり信号のリンギングの発生を防止でき
る。Furthermore, since the ON resistance of the pull-down MOS transistor TN6 is matched with the characteristic impedance of the board wiring 300, signal reflection on the board wiring 300 due to impedance mismatching can be eliminated, and ringing of falling signals can be eliminated. Occurrence can be prevented.
次に、プルダウンＭＯＳトランジスタＴＮ のＯＮＮ
抵抗６Ｎをボード配線３００の特性インピーダンスＺに
マツチングさせるために必要なトランジスタサイズ（チ
ャネル長Ｌｅｒｆ”チャネル幅Ｗｅｒｒの決定手法につ
いて説明する。Next, the ONN of the pull-down MOS transistor TN
A method for determining the transistor size (channel length Lerf) and channel width Werr necessary to match the resistor 6N to the characteristic impedance Z of the board wiring 300 will be described.
長チャネル条件でのＶ １■ とＩ を結びっＤＳ
ＧＳ Ｄ
ける関係式は、ｖＤｓが十分小さいという条件下で（１
）式において、ＶＤｓは十分小さいという条件から右辺
第２項（１／２・ＶＤＳ”）を省略し、またＶＣ＝ＶＤ
ＤであるからＯＮ抵抗ＲｏＮはとなる。ここに、βは
である。DS connecting V 1■ and I under long channel conditions
The relational expression for GSD is (1) under the condition that vDs is sufficiently small.
), the second term (1/2・VDS”) on the right side is omitted on the condition that VDs is sufficiently small, and VC=VD
Since D, the ON resistance RoN is as follows. Here, β is.
上記（２）式と（３）式より特性インピーダンスＺは ・・・ （４） となる。ここに、 である。From the above equations (2) and (3), the characteristic impedance Z is ... (4) becomes. Here, It is.
上記（４）式を満たすように、チャネル長Ｌ １チャ
ネル幅Ｗ を決めればよい。The channel length L 1 channel width W may be determined so as to satisfy the above equation (4).
ｅｒｒｅｆ’ ｒ
第２実施例
第６図に第２実施例を示す。この第６図において第４図
（第１実施例）と重複する部分には同一符号を附して以
下説明する。erref' r Second Embodiment FIG. 6 shows a second embodiment. In FIG. 6, parts that overlap with those in FIG. 4 (first embodiment) are given the same reference numerals and will be described below.
この実施例は、第４図の実施例にトライステート（Ｔｒ
ｌｓｔａｔθ）コンロール回路を付加したものである。This embodiment is similar to the embodiment of FIG.
lstatθ) control circuit is added.
トライステートコントロール回路とは、多数の信号源を
バスに接続した場合に、同一時刻には唯一つの信号源の
信号のみバスに与えないように、池の信号源の出力をバ
スから切離す（ハイインピーダンス）ようコントロール
する回路である。A tri-state control circuit is a circuit that disconnects the output of a single signal source from the bus so that when multiple signal sources are connected to the bus, the signal from only one signal source is not applied to the bus at the same time. This is a circuit that controls the impedance.
すなわち、このトライステートコントロール回路を付加
した出力回路１００は、例えばバスドライバ等に用いる
ことができる。That is, the output circuit 100 to which this tri-state control circuit is added can be used, for example, as a bus driver.
したがって、第６図と第４図とで異なる部分は、トライ
ステート入力端子ＩＮ ５ＴＮ７゜ｒｉ
ＴＰ ＴＰ ＴＮ ＴＰ
ＴＮ７° ８° ８°
９° ９ＴＰ 、ＴＮ 、ＴＰ Ｔ
Ｎｌ、を付加した点でｔｏ ｔｏ
ｔｔ’ある。Therefore, the difference between FIG. 6 and FIG. 4 is that the tri-state input terminal IN5TN7゜ri TP TP TN TP
TN7° 8° 8°
9° 9TP , TN , TP T
At the point where Nl is added, to to
There is tt'.
次に動作を説明する。Next, the operation will be explained.
入力端子ＩＮの“Ｈ“Ｌ”のレベル変化時の動作は第４
図と同様なので説明を省略し、以下トライステート動作
のみを説明する。The operation when the level of the input terminal IN changes from “H” to “L” is as follows.
Since it is similar to the figure, the explanation will be omitted, and only the tri-state operation will be explained below.
トライステート入力端子ＩＮ の入力コントｒｉ
ロール信号が“Ｈ”レベルの場合、ＴＰＴはＯＦＦ、Ｔ
Ｐ９がＯＦＦなので駆動トランジスタＱ、Ｑ２の０Ｎ−
ＯＦＦは入力端子ＩＮの入力論理に従うことになる。When the input control signal of the tri-state input terminal IN is at “H” level, TPT is OFF and TPT is
Since P9 is OFF, drive transistors Q and Q2 are 0N-
OFF follows the input logic of the input terminal IN.
トライステート入力端子ＩＮ の入力コントｒｉ
ロール信号が′Ｌ″レベルの場合、駆動トランジスタＱ
ＩＱ２は共にＯＦＦで高インピーダンス■
状態となって、出力パッド１０３は負荷回路２０１から
切離されることになる。すなわち、トライステート入力
端子ＩＮ が“Ｌ”レベルのｒｉ
場合、Ｔ Ｐ ９がＯＮ、ＴｐＨがＯＦＦ、ＴＮｌｌが
ＯＮとなり、駆動トランジスタＱ１はＯＦＦで高インピ
ーダンス状態となる。また、Ｔ Ｐ−ｔはＯＮ。When the input control signal of the tri-state input terminal IN is at the 'L' level, the drive transistor Q
Both IQ2 are OFF and in a high impedance state, and the output pad 103 is disconnected from the load circuit 201. That is, when the tristate input terminal IN is at the "L" level ri, T P 9 is ON, TpH is OFF, and TNll is ON, and the drive transistor Q1 is OFF and in a high impedance state. Also, T P-t is ON.
Ｔ Ｐ ｓがＯＦＦでＴＮ３が０ＮＳＴＮ４がＯＮであ
るから駆動トランジスタＱ２もＯＦＦとなる。Since T P s is OFF and TN3 is 0NSTN4 is ON, the drive transistor Q2 is also OFF.
したがって、“Ｌ”レベルの場合この出力回路１００は
働かない。Therefore, in the case of "L" level, this output circuit 100 does not work.
以上述べたように、第１の発明によれば、出力信号を負
帰還するため出力信号の立下り時の放電時間を遅らせる
ため、電源配線へのラッシュカレントの突入を抑制し、
電源配線に乗るノイズおよびアンダーシュートの発生を
防止できる。As described above, according to the first invention, the negative feedback of the output signal delays the discharge time at the fall of the output signal, thereby suppressing rush current from entering the power supply wiring.
Noise on the power supply wiring and undershoot can be prevented.
第２の発明によれば、出力インピーダンスを配線の特性
インピーダンスの整合をとることができるので立下がり
信号のアンダーシュートや信号端での反射防止によるリ
ンギングの発生を防止できる。、
第３の発明によれば、第１の発明と第２の発明とのＦ１
１乗効果により、電源配線に乗るノイズ、立下がり信号
のアンダーシュートおよびリンギングの発生を共に防止
できる。According to the second invention, since the output impedance can be matched with the characteristic impedance of the wiring, it is possible to prevent undershoot of a falling signal and ringing due to reflection prevention at the signal end. , According to the third invention, F1 between the first invention and the second invention
Due to the first power effect, it is possible to prevent noise on the power supply wiring, undershoot of a falling signal, and ringing.
第１図は第１の発明の原理説明図、
第２図は第２の発明の原理説明図、
第３図は第３の発明の原理説明図、
第４図は本発明の第１実施例を示す回路図、第５図は第
４２各部の信号の波形図、
第６図は本発明の第２実施例を示す回路図、第７図は従
来の出力回路の概要図、
第８図は従来の出力回路の回路図である。
１００・・・出力回路
１０１・・・ボード
１０２・・・論理回路
１０３・・・出力パッド
２００・・・ボード
２０１・・・負荷回路
２０２・・・入力パッド
ＩＮ・・・入力端子
Ｔ Ｐ ｓ・・・ＰＭＯＳトランジスタＴＮ３・・・Ｎ
ＭＯＳトランジスタ
Ｔ Ｎ ５・・・ＮＭＯＳトランジスタＴＮ ・・・
ＭＯＳキャパシタンス
Ｔ Ｎ ｅ・・・プルダウンＭＯ３Ｉ−ランジスタＱ
、Ｑ ・・・駆動トランジスタｐ、ｐ２・・・接続
点
本発明の第１実施例を示す回路図
第４図
第４図番部の信号の波形図
第 ５ 図
’７ｏ。
本発明の第２実施例を示す回路図
従来の出力回路の概要図
第７図
従来の出力回路の回路図
第 ８ 図Fig. 1 is an explanatory diagram of the principle of the first invention, Fig. 2 is an explanatory diagram of the principle of the second invention, Fig. 3 is an explanatory diagram of the principle of the third invention, and Fig. 4 is a first embodiment of the invention. 5 is a waveform diagram of signals of each part of the 42, FIG. 6 is a circuit diagram showing the second embodiment of the present invention, FIG. 7 is a schematic diagram of a conventional output circuit, and FIG. FIG. 2 is a circuit diagram of a conventional output circuit. 100... Output circuit 101... Board 102... Logic circuit 103... Output pad 200... Board 201... Load circuit 202... Input pad IN... Input terminal T P s. ...PMOS transistor TN3...N
MOS transistor TN 5...NMOS transistor TN...
MOS capacitance T N e...Pull-down MO3I-Ransistor Q
, Q . . . Drive transistors p, p2 . . . Connection point FIG. 4 A circuit diagram showing the first embodiment of the present invention. Waveform diagram of the signal in the section numbered in FIG. 5. FIG. 5 '7o. A circuit diagram showing a second embodiment of the present invention.A schematic diagram of a conventional output circuit.FIG. 7.A circuit diagram of a conventional output circuit.FIG.
Claims (1)
０１）を駆動するバイポーラ形トランジスタ（Ｑ＿１、
Ｑ＿２）からなる駆動回路（１０５）と、前記入力信号
の論理レベルに対応して駆動制御信号を出力するＣＭＯ
Ｓトランジスタインバータ（ＴＰ＿３、ＴＮ＿３）およ
び前記駆動制御信号により前記駆動回路（１０５）のバ
イポーラトランジスタ（Ｑ＿１、Ｑ＿２）を制御するＭ
ＯＳトランジスタ（ＴＮ＿５）を有する論理回路（１０
４）と、を備えた半導体出力回路において、 前記論理回路（１０４）のＭＯＳトランジスタ（ＴＮ＿
５）に前記駆動回路（１０５）の出力信号を負帰還する
負帰還回路（ＴＮ＿ｃ）を接続したことを特徴とする半
導体出力回路。 ２、請求項１記載の半導体出力回路において、駆動回路
（１０５）は縦列接続されたプルアップトランジスタ（
Ｑ＿１）およびプルダウントランジスタ（Ｑ＿２）を有
し、前記両トランジスタの接続点（Ｐ＿２）から出力端
子（１０３）が導出され、論理回路（１０４）のＣＭＯ
Ｓトランジスタインバータ（ＴＰ＿３、ＴＮ＿３）は前
記プルアップトランジスタ（Ｑ＿１）またはプルダウン
トランジスタ（Ｑ＿２）のいずれか一方に駆動制御信号
を出力すべく構成され、このＣＭＯＳトランジスタイン
バータ（ＴＰ＿３、ＴＮ＿３）の出力端（Ｐ＿１）にＭ
ＯＳトランジスタ（ＴＮ＿５）のゲートが接続され、こ
のＭＯＳトランジスタ（ＴＮ＿５）のドレインが前記駆
動回路（１０５）の接続点（Ｐ＿２）に接続され、ソー
スが前記プルアップトランジスタ（Ｑ＿１）またはプル
ダウントランジスタ（Ｑ＿２）のいずれか一方のベース
に接続され、 負帰還回路は前記ＭＯＳトランジスタ（ＴＮ＿５）のド
レインとゲートとの間にキャパシタ（ＴＮ＿ｃ）が接続
されて構成されていることを特徴とする半導体出力回路
。 ３、入力信号（ＩＮ）の論理レベルに対応して負荷（２
０１）を駆動するバイポーラ形トランジスタ（Ｑ＿１、
Ｑ＿２）からなる駆動回路（１０５）と、前記入力信号
の論理レベルに対応して前記駆動回路（１０５）に駆動
制御信号を出力する論理回路（１０４）と、を備えた半
導体出力回路において、 前記駆動回路（１０５）の出力端（１０３）と接地（Ｖ
＿Ｅ＿Ｅ）との間に、負荷（２０１）への配線（３００
）の特性インピーダンス（Ｚ）と同等のオン抵抗（Ｒ＿
Ｏ＿Ｎ）を有し、出力電圧が低レベルのとき導通するＭ
ＯＳトランジスタ（ＴＮ＿６）を接続したことを特徴と
する半導体出力回路。[Claims] 1. Load (2) corresponding to the logic level of the input signal (IN)
Bipolar transistor (Q_1,
A drive circuit (105) consisting of Q_2) and a CMO that outputs a drive control signal in accordance with the logic level of the input signal.
M which controls the bipolar transistors (Q_1, Q_2) of the drive circuit (105) by the S transistor inverter (TP_3, TN_3) and the drive control signal;
Logic circuit (10) with OS transistor (TN_5)
4), in which a MOS transistor (TN_
5) A semiconductor output circuit characterized in that a negative feedback circuit (TN_c) is connected to provide negative feedback of the output signal of the drive circuit (105). 2. In the semiconductor output circuit according to claim 1, the drive circuit (105) includes pull-up transistors (
Q_1) and a pull-down transistor (Q_2), an output terminal (103) is led out from the connection point (P_2) of both transistors, and the CMO of the logic circuit (104)
The S transistor inverter (TP_3, TN_3) is configured to output a drive control signal to either the pull-up transistor (Q_1) or the pull-down transistor (Q_2), and the output terminal ( M to P_1)
The gate of the OS transistor (TN_5) is connected, the drain of this MOS transistor (TN_5) is connected to the connection point (P_2) of the drive circuit (105), and the source is connected to the pull-up transistor (Q_1) or the pull-down transistor (Q_2). ), and the negative feedback circuit is configured by connecting a capacitor (TN_c) between the drain and gate of the MOS transistor (TN_5). 3. The load (2) corresponds to the logic level of the input signal (IN).
Bipolar transistor (Q_1,
Q_2); and a logic circuit (104) that outputs a drive control signal to the drive circuit (105) in response to the logic level of the input signal. The output terminal (103) of the drive circuit (105) and the ground (V
The wiring (300) to the load (201) is connected between the
) is equivalent to the characteristic impedance (Z) of the on-resistance (R_
O_N) and conducts when the output voltage is at a low level.
A semiconductor output circuit characterized by connecting an OS transistor (TN_6).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63254102A JP2659414B2 (en) | 1988-10-07 | 1988-10-07 | Semiconductor output circuit |
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|---|---|---|---|
| JP63254102A JP2659414B2 (en) | 1988-10-07 | 1988-10-07 | Semiconductor output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100516A true JPH02100516A (en) | 1990-04-12 |
| JP2659414B2 JP2659414B2 (en) | 1997-09-30 |
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ID=17260251
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| JP (1) | JP2659414B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2555299B2 (en) * | 1990-06-20 | 1996-11-20 | 沖電気工業株式会社 | Output buffer circuit |
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| JPS62102621A (en) * | 1985-10-29 | 1987-05-13 | Nec Corp | Logic circuit |
| JPS6319915A (en) * | 1986-07-14 | 1988-01-27 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1988
- 1988-10-07 JP JP63254102A patent/JP2659414B2/en not_active Expired - Fee Related
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| JP2659414B2 (en) | 1997-09-30 |
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