JPH0199148A - Adapter supervising system - Google Patents
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- JPH0199148A JPH0199148A JP25687087A JP25687087A JPH0199148A JP H0199148 A JPH0199148 A JP H0199148A JP 25687087 A JP25687087 A JP 25687087A JP 25687087 A JP25687087 A JP 25687087A JP H0199148 A JPH0199148 A JP H0199148A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
アダプタ監視方式、特に中央処理装置に接続された複数
のアダプタの状態を監視するアダプタ監視方式に関し、
各アダプタが共通に使用する信号線より得られる要求信
号に応答して短時間で要求信号を出力したアダプタを識
別可能とすることを目的とし、第１のモードでは複数の
アダプタの゛うち選択手段により選択されたアダプタと
中央処理装置との間でデータの転送をレジスタを介して
行ない、各アダプタが共通に使用する信号線より得られ
る要求信号に応答して開始される第２のモードでは要求
信号を出力したアダプタを識別するアダプタ監視方式に
おいて、該選択手段は、該第２のモードでは該複数のア
ダプタの全てを順次選択して各アダプタからの要求デー
タを該レジスタに順次転送格納せしめ、該中央処理装置
は、該第２のモードでは該レジスタに格納された全ての
アダプタの要求データを一度に取り込みこれに基づいて
要求信号を出力したアダプタを識別するように構成する
。[Detailed Description of the Invention] [Summary] Regarding an adapter monitoring method, particularly an adapter monitoring method that monitors the status of multiple adapters connected to a central processing unit, a request signal obtained from a signal line commonly used by each adapter is used. The purpose of the first mode is to make it possible to identify the adapter that outputs the request signal in a short time in response, and in the first mode, data is exchanged between the adapter selected by the selection means from among the plurality of adapters and the central processing unit. In the second mode, in which transfer is performed via a register and is started in response to a request signal obtained from a signal line commonly used by each adapter, the adapter monitoring method that identifies the adapter that outputs the request signal selects the selected adapter. In the second mode, the means sequentially selects all of the plurality of adapters and sequentially transfers and stores request data from each adapter in the register, and in the second mode, the central processing unit The configuration is such that the stored request data of all the adapters is taken in at once and, based on this, the adapter that outputs the request signal is identified.
本発明はアダプタ監視方式、特に中央処理装置に接続さ
れた複数のアダプタの状態を監視するアダプタ監視方式
に関する。The present invention relates to an adapter monitoring method, and more particularly to an adapter monitoring method for monitoring the status of a plurality of adapters connected to a central processing unit.
複数のアダプタが中央処理装置に接続されているデータ
処理装置では、中央処理装置が常にアダプタの状態を監
視している。割り込み等の要求があると、中央処理装置
は割り込み要求を行なったアダプタを識別して割り込み
に対する処理を行なう。In a data processing device in which a plurality of adapters are connected to a central processing unit, the central processing unit constantly monitors the status of the adapters. When there is a request for an interrupt, the central processing unit identifies the adapter that has made the interrupt request and processes the interrupt.
〔従来の技術〕
第５図は従来のアダプタ監視方式が適用されたデータ処
理装置の概略構成を示し、第６図は第５図に示すデータ
処理装置の要部の構成を示す。[Prior Art] FIG. 5 shows a schematic configuration of a data processing device to which a conventional adapter monitoring method is applied, and FIG. 6 shows a configuration of main parts of the data processing device shown in FIG. 5.
第５図に示す如く、中央処理装置５０には複数のアダプ
タ５１１〜５１ｎが接続されている。中央処理装置５０
がアダプタ選択用データをデータバス５２を介してアダ
プタセレクタ５３に設定すると、デコーダ５４はアダプ
タ選択用データをデコードして選択されたアダプタにア
ダプタ選択信号を供給する。例えばアダプタ選択信号Ａ
ＤＰＳＥＬ１によりアダプタ５１＋が選択されると、こ
のアダプタ５１１のトライステートドライバ５５が駆動
され他のアダプタ５１２〜５１ｎのトライステートドラ
イバ５５はハイ・インピーダンス状態となるので、アダ
プタ５１１のシフトレジスタ５６とシフトレジスタ５９
とが一つのループを形成する。As shown in FIG. 5, a plurality of adapters 511 to 51n are connected to the central processing unit 50. Central processing unit 50
sets the adapter selection data in the adapter selector 53 via the data bus 52, the decoder 54 decodes the adapter selection data and supplies an adapter selection signal to the selected adapter. For example, adapter selection signal A
When the adapter 51+ is selected by the DPSEL1, the tristate driver 55 of this adapter 511 is driven and the tristate drivers 55 of the other adapters 512 to 51n are put into a high impedance state, so that the shift register 56 of the adapter 511 and the shift register 59
form one loop.
第６図に示す如く、中央処理装置５０はセンス／コント
ロール情報ＣＴＬＯ，ＣＴＬｌと、選択されたアダプタ
内のレジスタアドレスＡＤＲ８と、コントロール時には
これに加えてコントロールデータＤＡＴＡとをデータバ
ス５２を介してシフトレジスタ５９に設定し、シフト制
御部６０を起動する。データ処理装置は、センス時には
選択されたアダプタ５１１内のシフトレジスタ５６に格
納されているデータをシフトレジスタ５９へ転送し、コ
ントロール時にはシフトレジスタ５９に格納されている
データを選択されたアダプタ５１１内のシフトレジスタ
５６へ転送する。As shown in FIG. 6, the central processing unit 50 shifts sense/control information CTLO, CTLl, register address ADR8 in the selected adapter, and control data DATA in addition to these at the time of control via the data bus 52. It is set in the register 59 and the shift control section 60 is activated. The data processing device transfers the data stored in the shift register 56 in the selected adapter 511 to the shift register 59 at the time of sensing, and transfers the data stored in the shift register 59 to the shift register 59 at the time of control. Transfer to shift register 56.
シフト制御部６０は、コントロール時にはシフトレジス
タ５９に格納されているデータを順次シフトしてアダプ
タ５１１内のシフトレジスタ５６にシフトすると共にセ
ンス時にはアダプタ５１１内のシフトレジスタ５６に格
納されているデータを順次シフトしてシフトレジスタ５
９にシフトするための２相のクロックＡＣＬＫ、ＢＣＬ
Ｋとシフト終了を通知するシフトエンド信号５ＦＥＮＤ
とを発生する。アダプタ５１１は、シフトエンド信号５
ＦＥＮＤを受信するとそのシフトレジスタ５６内のセン
ス／コントロール情報ＣＴＬＯ。The shift control unit 60 sequentially shifts the data stored in the shift register 59 to the shift register 56 in the adapter 511 during control, and sequentially shifts the data stored in the shift register 56 in the adapter 511 during sensing. Shift to shift register 5
Two-phase clock ACLK, BCL for shifting to 9
K and a shift end signal 5FEND that notifies the end of the shift.
and occurs. The adapter 511 has a shift end signal 5
When FEND is received, the sense/control information CTLO in the shift register 56 is received.
ＣＴＬｌ及びレジスタアドレスに応じてのセンス／コン
トロールを実行する。センス時には、中央処理装置５０
はアダプタ５１１内のシフトレジスタ５６から転送され
たデータをシフトレジスタ５９よりデータバス５２を介
して読み出す。Sense/control is executed according to CTLl and register address. At the time of sensing, the central processing unit 50
reads the data transferred from the shift register 56 in the adapter 511 from the shift register 59 via the data bus 52.
アダプタ５１１〜５１ｎのうち成る一つのアダプタが割
り込み信号ＨＬｉＲを発生すると、ドライバ６５より各
アダプタ５１＋〜５１ｎが共通に使用する第５図に示す
信号Ｆｉ６１を介して中央処理装置５０に供給される。When one of the adapters 511-51n generates an interrupt signal HLiR, the driver 65 supplies it to the central processing unit 50 via a signal Fi61 shown in FIG. 5, which is commonly used by the adapters 51+-51n.
中央処理装置５０は、割り込み信号ＨＬｉＲを受信する
と各アダプタ５１１〜５１１内のレジスタｒｅｇＯから
シフトレジスタ５６に割り込み信号ＨＬｉＲをロードせ
しめてシフトレジスタ５９に転送し、シフトレジスタ５
９内のデータを読み出してこれに基づいてどのアダプタ
が割り込み信号ＨＬｉＲを発生したかを識別する。なお
、第６図中、６３．６４はデコーダ、６５はドライバで
ある。When the central processing unit 50 receives the interrupt signal HLiR, it loads the interrupt signal HLiR from the register regO in each adapter 511 to 511 into the shift register 56 and transfers it to the shift register 59.
9 is read, and based on this data, it is determined which adapter has generated the interrupt signal HLiR. In addition, in FIG. 6, 63 and 64 are decoders, and 65 is a driver.
しかし、従来方式では、割り込み信号ＨＬｉＲを受信す
るとアダプタ５１１内のシフトレジスタ５６に割り込み
信号）−ＩＬｉＲをロードしてシフトレジスタ５９に転
送してから中央処理装置５０がシフトレジスタ５９内の
データを読み出してこれに基づいて割り込み信号ＨＬｉ
Ｒを発生したのがアダプタ５１１であるか否かの判別を
行ない、同様の判別動作を各アダプタ５１２〜５１ｎに
対して行なう。このため、上記判別動作を各アダプタ５
１１〜５１１に対して行なう必要があり、割り込み信号
ＨＬｉＲを受信した際にどのアダプタから発生された割
り込み信号ＨＬｉＲであるかを識別するのに時間がかか
るという問題を生じていた。However, in the conventional method, when the interrupt signal HLiR is received, the interrupt signal ()-ILiR is loaded into the shift register 56 in the adapter 511 and transferred to the shift register 59, and then the central processing unit 50 reads the data in the shift register 59. Based on this, the interrupt signal HLi
It is determined whether or not it is the adapter 511 that has generated R, and a similar determination operation is performed for each of the adapters 512 to 51n. Therefore, each adapter 5
11 to 511, resulting in the problem that when receiving an interrupt signal HLiR, it takes time to identify from which adapter the interrupt signal HLiR is generated.
なお、各アダプタ５１＋〜、５１１専用の信号線（アダ
プタがｎ個であればｎ本の信号線）を設けて中央処理装
置５０に接続する方法が考えられる。Note that a method of connecting to the central processing unit 50 by providing signal lines dedicated to each adapter 51+ to 511 (if there are n adapters, n signal lines) may be considered.
この場合、中央処理装置５０ Ｇ、ｔ ｎ本の信号線の
状態を監視することによりどのアダプタが割り込み信号
１−Ｉ Ｌ ｉ Ｒを発生したかを直接識別し得る。し
かし、アダプタの台数が非常に大であると、割り込み信
号ＨＬｉＲ専用の信号線をアダプタの台数分設けて中央
処理装置５０に接続することは現実的ではない。In this case, by monitoring the states of the n signal lines of the central processing unit 50G, t, it is possible to directly identify which adapter has generated the interrupt signal 1-ILiR. However, if the number of adapters is very large, it is not practical to provide signal lines dedicated to the interrupt signal HLiR for the number of adapters and connect them to the central processing unit 50.
本発明は、各アダプタが共通に使用する信号線より得ら
れる要求信号に応答して短時間で要求信号を出力したア
ダプタを識別可能とすることのできるアダプタ監視方式
を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide an adapter monitoring method that can identify an adapter that outputs a request signal in a short time in response to a request signal obtained from a signal line commonly used by each adapter. .
第１図は本発明の原理説明図であり、本発明方式を適用
されたデータ処理装置の要部を示す。FIG. 1 is an explanatory diagram of the principle of the present invention, showing the main parts of a data processing device to which the method of the present invention is applied.
同図中、複数のアダプタ１１〜１ｎが中央処理装置３に
接続されている。第１のモードでは、アダプタ１１〜Ｉ
Ｔ＋のうち選択手段２により選択されたアダプタと中央
処理袋＠３との間でデータの転送をレジスタ５を介して
行なう。従って、コントロール時にはレジスタ５内のデ
ータが選択されたアダプタに転送され、センス時には選
択されたアダプタからのデータがレジスタ５に転送され
中央処理装置３はレジスタ５内に転送されたデータを読
み出す。In the figure, a plurality of adapters 11 to 1n are connected to the central processing unit 3. In the first mode, adapters 11-I
Data is transferred via the register 5 between the adapter selected by the selection means 2 among T+ and the central processing bag @3. Therefore, during control, the data in the register 5 is transferred to the selected adapter, and during sensing, the data from the selected adapter is transferred to the register 5, and the central processing unit 3 reads the data transferred to the register 5.
各アダプタ１１〜１１が共通に使用する信号線４より得
られる要求信号に応答して開始される第２のモードでは
、中央処理装置３は要求信号を出力したアダプタを識別
する。In the second mode, which is started in response to a request signal obtained from the signal line 4 commonly used by each adapter 11-11, the central processing unit 3 identifies the adapter that outputs the request signal.
本発明では、選択手段２は第２のモードではアダプタ１
１〜１ｎの全てを順次選択して各アダプタ１１〜１１か
らの要求データをレジスタ５に順次転送せしめ、中央処
理装置３は第２のモードではレジスタ５に格納された全
てのアダプタ１１〜１ｎの要求データを一度に取り込み
これに基づいて要求信号を出力したアダプタを識別する
ようにしている。In the invention, the selection means 2 selects the adapter 1 in the second mode.
In the second mode, the central processing unit 3 selects all of the adapters 11 to 1n sequentially and sequentially transfers the request data from each adapter 11 to 11 to the register 5. The request data is taken in at once, and based on this, the adapter that outputs the request signal is identified.
従って、各アダプタ１１〜ＩＴＩが共通に使用する信号
線４より得られる要求信号に応答して短時間で要求信号
を出力したアダプタを識別可能となる。Therefore, in response to a request signal obtained from the signal line 4 commonly used by the adapters 11 to ITI, it is possible to identify the adapter that outputs the request signal in a short time.
第２図は本発明方式の一実施例が適用されたデータ処理
装置の概略構成を示し、第３図は第２図の装置の要部を
示す。第２，３図中、第１．５゜６図と実質的に同じ部
分には便宜上同一符号を付してその説明は省略する。FIG. 2 shows a schematic configuration of a data processing device to which an embodiment of the method of the present invention is applied, and FIG. 3 shows a main part of the device shown in FIG. 2 and 3, parts that are substantially the same as those in FIG.
第２，３図において、中央処理装置３がアダプタ選択用
データをデータパスコ０を介してアダプタセレクタ１１
に設定すると、デコーダ５４はアダプタ選択用データを
デコードして選択されたアダプタにアダプタ選択信号を
供給する。又、センス／コントロール時には、中央処理
装置３はローレベルのモード信号ＭＯＤＥをアダプタセ
レクタ１１に供給している。これにより、各アダプタ１
１〜１ｎ内のマルチプレクサ１２はシフトレジスタ５６
をトライステートドライバ５５に接続する。例えばアダ
プタ選択信号ＡＤＰＳＥＬ１によりアダプタ１１が選択
されると、このアダプタ１１のトライステートドライバ
５５が駆動され、他のアダプタ１２〜１？ｌのトライス
テートドライバ５５はハイ・インピーダンス状態となる
のでアダプタ１１のシフトレジスタ５６とシフトレジス
タ５９とが１つのループを形成する。これにより、セン
ス／コントロール時のその後の動作は第５゜６図と共に
説明した従来装置のそれと実質的に同じとなる。In FIGS. 2 and 3, the central processing unit 3 sends adapter selection data to the adapter selector 11 via the data pathco 0.
, the decoder 54 decodes the adapter selection data and supplies an adapter selection signal to the selected adapter. Further, during sensing/control, the central processing unit 3 supplies a low level mode signal MODE to the adapter selector 11. This allows each adapter 1
The multiplexers 12 within 1 to 1n are shift registers 56
is connected to the tri-state driver 55. For example, when the adapter 11 is selected by the adapter selection signal ADPSEL1, the tri-state driver 55 of this adapter 11 is driven, and the other adapters 12-1? Since the tri-state driver 55 of I is in a high impedance state, the shift register 56 and shift register 59 of the adapter 11 form one loop. As a result, the subsequent operation during sensing/control is substantially the same as that of the conventional device described in conjunction with FIG. 5.6.
中央処理装置３が信号線６１を介して割り込み信号ＨＬ
ｉＲを受信すると、アダプタセレクタ１１にアダプタ１
１を選択するアダプタ選択用データを設定すると共に第
４図（Ｄ）に示す如きハイレベルのモード信号ＭＯＤＥ
を供給し、シフト制御部６０を起動する。これにより、
シフト制御部６０は、第４図（Ａ）、（Ｂ）、（Ｃ）に
示す如きクロックＡＣＬＫ、ＢＣＬＫ及びシフトエンド
信号ＳＦＥ’ＮＤを発生する。又、各アダプタ１１〜Ｉ
ＴＩ内のマルチプレクサ１２は、割り込み信号ＨＬｉＲ
（割り込みデータ）格納用のレジスタｒｅｇＱをトライ
ステートドライバ５５に接続する。The central processing unit 3 sends an interrupt signal HL via the signal line 61.
When iR is received, adapter 1 is set to adapter selector 11.
In addition to setting adapter selection data to select 1, a high-level mode signal MODE as shown in FIG. 4(D) is set.
is supplied to start the shift control section 60. This results in
The shift control section 60 generates clocks ACLK, BCLK and a shift end signal SFE'ND as shown in FIGS. 4(A), (B), and (C). Also, each adapter 11-I
Multiplexer 12 in TI outputs interrupt signal HLiR
(Interrupt data) storage register regQ is connected to the tri-state driver 55.
先ず、アダプタ選択信号ＡＤＰＳＥＬ１によりアダプタ
１１が選択されているので、アダプタ１１内のｒｅｇＱ
に格納されている割り込みデータ１ｎｔＡＤＰ１がトラ
イステートドライバ５５に供給されており、１組のクロ
ックＡＣＬＫ。First, since the adapter 11 is selected by the adapter selection signal ADPSEL1, the regQ in the adapter 11
Interrupt data 1ntADP1 stored in 1ntADP1 is supplied to the tristate driver 55, and a set of clocks ACLK.
ＢＣＬＫによりこのアダプタ１１からの割り込みデータ
ｉ ｎｔＡＤＰｌがシフトレジスタ５９の最下位ビット
に転送される。この時、アダプタセレクタ１１内のレジ
スタはクロックＢＣＬＫの立上がりで「＋１」増加せし
められ（即ち、選択されるアダプタの番号をインクリメ
ントする）、デコーダ５４はこれによりアダプタ１２を
選択するアダプタ選択信号ＡＤＰＳＥＬ２を出力する。Interrupt data intADPl from the adapter 11 is transferred to the least significant bit of the shift register 59 by BCLK. At this time, the register in the adapter selector 11 is incremented by "+1" at the rise of the clock BCLK (that is, the number of the selected adapter is incremented), and the decoder 54 thereby sends an adapter selection signal ADPSEL2 that selects the adapter 12. Output.
従って、次の１組のクロックＡＣＬＫ。Therefore, the next set of clocks ACLK.
ＢＣＬＫが入来すると、アダプタ選択信号ＡＤＰＳＥＬ
２によりアダプタ１２が選択されているので、アダプタ
１２内のｒｅａｏに格納されている割り込みデータｉ
ｎｔＡＤＰ２がシフトレジスタ５９の最下位ビットに転
送され、割り込みデータ１ｎｔＡＤＰ１は最下位から２
ビツト目にシフトアップされる。この時、アダプタセレ
クタ１１内のレジスタはクロックＢＣＬＫの立上がりで
再びインクリメントされ、今度はアダプタ１３を選択す
るアダプタ選択信号ＡＤＰＳＥＬ３がデコーダ５４より
出力される。この様にして、シフト動作の完了を示すシ
フトエンド信号５ＦＥＮＤが入来する時点では各アダプ
タ１１〜１ｎ内の割り込みデータｉ ｎｔＡＤＰｌ 〜
ｉ ｎｔＡＤＰｎが全てシフトレジスタ５９に転送され
ている。When BCLK comes in, the adapter selection signal ADPSEL
Since the adapter 12 is selected by 2, the interrupt data i stored in reao in the adapter 12
ntADP2 is transferred to the least significant bit of the shift register 59, and interrupt data 1ntADP1 is transferred from the least significant bit to the lowest bit.
It is shifted up to the second bit. At this time, the register in the adapter selector 11 is incremented again at the rise of the clock BCLK, and this time the adapter selection signal ADPSEL3 for selecting the adapter 13 is outputted from the decoder 54. In this way, when the shift end signal 5FEND indicating the completion of the shift operation is received, the interrupt data intADPl to intADPl in each adapter 11 to 1n is input.
All intADPn have been transferred to the shift register 59.
第４図（Ｅ）は選択されているアダプタを示し、第４図
（Ｆ）はシフトレジスタ５９内の割り込みデータのシフ
ト状態を示す。FIG. 4(E) shows the selected adapter, and FIG. 4(F) shows the shift state of interrupt data in the shift register 59.
割す込ミデータ１ｎｔＡＤＰ１〜
１ｎｔＡＤＰｎが全てシフトレジスタ５９に転送される
と、中央処理装置３はこれらの割り込みデータｉ ｎｔ
ＡＤＰｌ 〜ｉ ｎｔＡＤＰｎを一度に取り込みどのア
ダプタが割り込み信号ＨＬｉＲを発生したかを一度に識
別する。中央処理装置３は、この識別結果に基づいて割
り込み信号ＨＬｉＲを発生した例えばアダプタ１１を選
択するアダプタ選択用データをアダプタセレクタ１１に
供給すると共に、ローレベルのモード信号ＭＯＤＥを出
力する。以下、前記したセンス時と同様の動作を行なう
ことにより、必要な割り込み処理が行なわれる。When all the interrupt data 1ntADP1 to 1ntADPn are transferred to the shift register 59, the central processing unit 3 transfers these interrupt data 1ntADP1 to 1ntADPn to the shift register 59.
ADPl to intADPn are taken in at once to identify which adapter has generated the interrupt signal HLiR. The central processing unit 3 generates an interrupt signal HLiR based on the identification result, supplies adapter selection data for selecting the adapter 11, for example, to the adapter selector 11, and outputs a low-level mode signal MODE. Thereafter, necessary interrupt processing is performed by performing the same operation as that at the time of sensing described above.
なお、本実施例では、中央処理装置３はどのアダプタが
割り込み信号ＨＬｉＲを発生したかを識別しているが、
アダプタ１１〜ＩＴｌからの要求は割り込みに限らず、
他の要求であっても良いことは言うまでもない。Note that in this embodiment, the central processing unit 3 identifies which adapter has generated the interrupt signal HLiR;
Requests from adapter 11 to ITl are not limited to interrupts,
It goes without saying that other requests may also be made.
本発明によれば、中央処理装置が各アダプタが共通に使
用する信号線を介してアダプタからの要求信号を受信す
ると、選択手段は全てのアダプタを順次選択して各アダ
プタからの要求データをレジスタに順次転送せしめ、中
央処理装置はレジスタに格納された全てのアダプタの要
求データを一度に取り込みこれに基づいて要求信号を出
力したアダプタを識別するので、短時間で要求信号を出
力したアダプタを識別することができ、実用的には極め
て有用である。According to the present invention, when the central processing unit receives the request signal from the adapter via the signal line commonly used by each adapter, the selection means sequentially selects all the adapters and registers the request data from each adapter. The central processing unit takes in the request data of all the adapters stored in the register at once and identifies the adapter that outputs the request signal based on this data, so the adapter that outputs the request signal can be identified in a short time. This is extremely useful in practice.
第１図は本発明の原理説明図、
第２図は本発明方式の一実Ｍ１３ｉ！が適用されたデー
タ処理装置の概略構成を示すブロック系統図、第３図は
第２図の装置の要部を示すブロック系統図、
第４図（Ａ）〜（Ｆ）は第２．３図の装置の動作説明用
タイムチャート、
第５図は従来方式が適用されたデータ処理装置の概略構
成を示すブロック系統図、
第６図は第５図の従来装置の要部を示すブロック系統図
である。
第１図〜第４図において、
１１〜ＩＴ＋はアダプタ、
２は選択手段、
３は中央処理装置、
４は信号線、
５はレジスタ、
１０はデータバス、
１１はアダプタセレクタ、
１２はマルチプレクサ、
５４はデコーダ、
５５はトライステートドライバ、
５６はシフトレジスタ、
５つはシフトレジスタ、
６０はシフト制御部、
６１は信＠線、
６３．６４はデコーダ、
６５はドライバ、
ｒｅｇｏ−ｒｅｇＮはレジスタ
を示す。
神（宅違耳の席理事υＷＷ
第１図Fig. 1 is an explanatory diagram of the principle of the present invention, and Fig. 2 is an example of the method of the present invention M13i! 3 is a block system diagram showing a schematic configuration of a data processing device to which the above is applied, FIG. 3 is a block system diagram showing the main parts of the device in FIG. 2, and FIGS. 5 is a block system diagram showing a schematic configuration of a data processing device to which the conventional method is applied. FIG. 6 is a block system diagram showing the main parts of the conventional device shown in FIG. 5. be. 1 to 4, 11 to IT+ are adapters, 2 is a selection means, 3 is a central processing unit, 4 is a signal line, 5 is a register, 10 is a data bus, 11 is an adapter selector, 12 is a multiplexer, 54 is a decoder, 55 is a tri-state driver, 56 is a shift register, 5 is a shift register, 60 is a shift control unit, 61 is a signal @ line, 63.64 is a decoder, 65 is a driver, and rego-regN is a register. God (Takumimimi no seat director υWW Figure 1
Claims (2)
ｎ）のうち選択手段（２）により選択されたアダプタと
中央処理装置（３）との間でデータの転送をレジスタ（
５）を介して行ない、各アダプタが共通に使用する信号
線（４）より得られる要求信号に応答して開始される第
２のモードでは要求信号を出力したアダプタを識別する
アダプタ監視方式において、該選択手段は、該第２のモ
ードでは該複数のアダプタの全てを順次選択して各アダ
プタからの要求データを該レジスタに順次転送格納せし
め、該中央処理装置は、該第２のモードでは該レジスタ
に格納された全てのアダプタの要求データを一度に取り
込みこれに基づいて要求信号を出力したアダプタを識別
することを特徴とするアダプタ監視装置。(1) In the first mode, multiple adapters (1_1 to 1_
A register (
5) and is started in response to a request signal obtained from a signal line (4) commonly used by each adapter. The selection means sequentially selects all of the plurality of adapters in the second mode and sequentially transfers and stores request data from each adapter in the register, and the central processing unit selects all of the plurality of adapters in the second mode. An adapter monitoring device characterized in that it takes in request data of all adapters stored in a register at once and identifies an adapter that outputs a request signal based on this data.
部及び切換え部を有し、該切換え部は前記選択手段（２
）からのモード信号に応じて前記第１のモードでは該レ
ジスタ部と前記レジスタ（５）との間のデータの転送を
許容し前記第２のモードでは前記要求データを該レジス
タへ転送するように切換え制御されることを特徴とする
特許請求の範囲第１項記載のアダプタ監視方式。(2) The adapters (1_1 to 1_n) each have a register section and a switching section, and the switching section is connected to the selection means (2).
), the first mode allows data transfer between the register section and the register (5), and the second mode transfers the requested data to the register. 2. The adapter monitoring system according to claim 1, wherein the adapter monitoring system is controlled by switching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25687087A JPH0199148A (en) | 1987-10-12 | 1987-10-12 | Adapter supervising system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25687087A JPH0199148A (en) | 1987-10-12 | 1987-10-12 | Adapter supervising system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199148A true JPH0199148A (en) | 1989-04-18 |
Family
ID=17298563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25687087A Pending JPH0199148A (en) | 1987-10-12 | 1987-10-12 | Adapter supervising system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199148A (en) |
-
1987
- 1987-10-12 JP JP25687087A patent/JPH0199148A/en active Pending
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