JPH0198077A - Storage device - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 86
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えば画像処理等のように２次元配列情報
を取り扱うのに好適な記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a storage device suitable for handling two-dimensional array information, such as in image processing.
この発明は例えば２次元配列された複数のデータを複数
のメモリブロックを用いて、書き込み及び読み出しを行
なうものであって、各メモリブロックへのアドレスの与
え方を工夫して、複数のデ−夕のうちの１つのデータ位
置を指定したとき、そのデータとそのデータの近傍のデ
ータを同時に統み出し又は書き込むことができるように
したもので、データ処理スピードの短縮化及び回路規模
の縮小化を期待できるものである。This invention writes and reads, for example, a plurality of two-dimensionally arranged data using a plurality of memory blocks. When one data position is specified, that data and data in the vicinity of that data can be read or written at the same time, reducing data processing speed and circuit scale. This is something to look forward to.
画像メモリを用いて例えば２次元平面図形を３次元曲面
図形に変形したり、幾何学的変形を施こす画像変換装置
が知られている（例えば特開昭５８−１９９７５号参照
）。An image conversion device is known that uses an image memory to transform, for example, a two-dimensional planar figure into a three-dimensional curved figure, or to perform geometrical transformation (see, for example, Japanese Patent Application Laid-Open No. 1997-1987).
第６図は画像変換装置の概要を示す図で、入力画像メモ
１月１）にストアされた入力画像データがコントロール
部（４）からのアドレス信号により読み出されて変換部
（２）に供給され、この変換部（２）においてコントロ
ール部（４）からの変換情報に基づいて出力画像データ
が形成され、この出力画像データがコントロール部（４
）からのアドレス信号により出力画像メモ１月３）に書
き込まれる。FIG. 6 is a diagram showing an outline of the image conversion device, in which input image data stored in the input image memo (January 1) is read out by an address signal from the control unit (4) and supplied to the conversion unit (2). The converting unit (2) forms output image data based on the conversion information from the control unit (4), and this output image data is output to the control unit (4).
) is written to the output image memo 1/3) by the address signal from .
この場合に、人力画像メモリ＋１）及び出力内像メモリ
（３）は１画面分の画像データのメモリであり、画像デ
ータは、第７図に示すように２次元配列された複数の画
素データＤｏｏ＋ Ｄｏｌｌ Ｌ）ｏｔ・・”Ｄｍｒ＋
からなる。In this case, the human image memory +1) and the output internal image memory (3) are memories for image data for one screen, and the image data is a plurality of pixel data Doo+ arranged two-dimensionally as shown in FIG. Doll L)ot・・”Dmr+
Consisting of
画像変換の方法としては、読み出しアドレス制御による
ものと書き込みアドレス制御によるものとがある。Image conversion methods include one based on read address control and one based on write address control.
統み出しアドレス制御によるものとは、出力画像の各画
素が入力画像のどの点に対応するかという情報に基づき
、人力画像メモリからの読み出しの際にアドレス制御を
して画像変換のための処理を行なう方法であり、書き込
みアドレス制御によるものとは、人力画像の各サンプル
画素が出力画像のどの点に対応するかという情報に基づ
き、出力画像メモリへの書き込みの際にアドレス制御を
して画像変換を行なう方法である。Processing using extracted address control is a process for image conversion by controlling the address when reading from the human image memory based on information about which point in the input image each pixel of the output image corresponds to. A method using write address control is a method that performs address control when writing to the output image memory based on information about which point in the output image each sample pixel of the human image corresponds to. This is a method of performing conversion.
ところで、読み出しアドレス制御において、出力画像の
画素が対応する入力画像の点は、入力画像の画素そのも
のではなく、例えば第７図において点Ｐで示すように複
数の画素間の点であることが多々ある。このような場合
、出力画像のその画素のデータとしては、この点Ｐの周
辺の入力画像のサンプル画素データＤＯＯＩ Ｄｏｌｌ
Ｄｔｏ＋ Ｄｔｔを用いて、データＤ ｏｏ ＋
Ｄ ｏｔ ＋ Ｄ ｔｏ ＋ Ｄ １１と点Ｐとの距
離に応じて各データに重み付けをして演算して得るよう
にしている。このため、人力画像メモ１月１）から、上
記の場合であれば４つの画素データ単位で読み出して演
算処理を行なう必要がある。By the way, in read address control, the point of the input image to which a pixel of the output image corresponds is often not the pixel of the input image itself, but a point between a plurality of pixels, for example, as shown by point P in FIG. be. In such a case, the data for that pixel in the output image is the sample pixel data of the input image around this point P.DOOI Doll
Using Dto+ Dtt, data D oo +
Each data is weighted and calculated according to the distance between Dot + D to + D 11 and the point P. Therefore, in the above case, it is necessary to read out the data in units of four pixel data from the manual image memo (January 1) and perform arithmetic processing.
このため、入力画像メモリ（１１から読み出した複数の
画素データを、−担、バッファレジスタやバッファのた
めのキャッシェメモリに蓄えてデータを処理している。For this reason, a plurality of pixel data read from the input image memory (11) are stored in a buffer register or a cache memory for buffering, and the data is processed.
また、書き込みアドレス制御においては、逆に人力画像
のサンプル画素が対応する出力画像の点が、出力画像の
複数のサンプル画素の中間の点であることが多々あり、
この場合には、入力画像メモリ（１）から読み出した１
つの画素データを、出力画像の対応点とその周辺の画素
との距離に応じて重み付けを行ってその周辺の画素骨、
例えば４個の画素についてのデータを形成し、これを出
力画像メモリのその４個の画素のアドレスに書き込むよ
うにする。In addition, in write address control, conversely, the point in the output image that corresponds to the sample pixel of the human-powered image is often an intermediate point between a plurality of sample pixels in the output image.
In this case, 1 read from the input image memory (1)
The pixel data is weighted according to the distance between the corresponding point of the output image and the surrounding pixels, and the surrounding pixel bones are
For example, data for four pixels is generated and written to the addresses of the four pixels in the output image memory.
このため、従来はこの４個の画素を一担パンファメモリ
に蓄え、順次出力画像メモリ（３）に書き込むようにし
ている。For this reason, conventionally, these four pixels are stored in one buffer memory and sequentially written into the output image memory (3).
従来は、このように、データ処理のために、本来のデー
タをストアするためのメモリの他に、高速動作させるメ
モリ部分をさらに必要とし、このため回路規模が大きく
なってしまうとともに処理スピードも遅くなる欠点があ
る。Conventionally, in order to process data, in addition to the memory for storing the original data, an additional memory section for high-speed operation was required, which resulted in an increase in circuit size and slow processing speed. There is a drawback.
第１の発明においては、ｍ（ｍは２以上の整数）次元配
列された複数のデータを、複数のメモリブロックに対し
て近傍のデータは異なるメモリブロックに記憶されるよ
うに書き込み、読み出し時、上記ｍ次元配列データのう
ちの１つのデータ位置が指定されたとき、このデータ位
置指定信号からそのデータ及びその近傍のデータの上記
複数のメモリブロックについてのアドレス信号を演算に
よりそれぞれ求め、この演算により求められたアドレス
信号によって上記複数のメモリブロックより上記指定さ
れたデータ及びその近傍のデータを同時に読み出すよう
にする。In the first invention, a plurality of data arrayed in m dimensions (m is an integer of 2 or more) are written to a plurality of memory blocks such that neighboring data are stored in different memory blocks, and when reading, When the position of one of the data in the m-dimensional array data is specified, address signals for the plurality of memory blocks of that data and data in its vicinity are calculated from this data position designation signal, and by this calculation, The specified data and data in the vicinity thereof are simultaneously read out from the plurality of memory blocks according to the obtained address signal.
また、第２の発明においては、複数のメモリブロックを
設け、ｍ次元配列された複数のデータのうちの１つのデ
ータ位置が指定されたとき、このデータ位置指定信号か
らそのデータ位置及びその近傍のデータ位置に対する上
記複数のメモリブロックについてのアドレス信号を演算
によりそれぞれ求め、この演算により求められたアドレ
ス信号によって上記複数のメモリブロックに上記指定さ
れたデータ及びその近傍のデータを同時に書き込み、上
記複数のメモリブロックからの読み出し時、上記ｍ次元
配列データの近傍のデータは異なるメモリブロックから
読み出すようにする。Further, in the second invention, when a plurality of memory blocks are provided and one data position among a plurality of m-dimensionally arranged data is specified, the data position and its vicinity are determined from this data position designation signal. The address signals for the plurality of memory blocks corresponding to the data positions are obtained by calculation, and the specified data and data in the vicinity thereof are simultaneously written to the plurality of memory blocks using the address signals obtained by this calculation. When reading from a memory block, data near the m-dimensional array data is read from a different memory block.
メモリは複数のメモリブロックで構成される。 Memory consists of multiple memory blocks.
そして、第１の発明においては、同時に読み出すべきデ
ータはこの複数のメモリブロックにそれぞれ分配されて
記憶される。そして、もとの２次元配列データの中の１
つのデータのアドレスが与えられたとき、これら複数の
メモリブロックのアドレスが演算によりそれぞれ求めら
れ、その１つのデータ及びその近傍のデータが、複数の
メモリブロックから同時に読み出される。In the first invention, data to be read simultaneously is distributed and stored in each of the plurality of memory blocks. Then, 1 in the original two-dimensional array data
When the address of one piece of data is given, the addresses of these plurality of memory blocks are calculated respectively, and the one piece of data and data in its vicinity are simultaneously read from the plurality of memory blocks.
また、第２の発明においては、書き込むべき複数のデー
タのうちの１つのアドレスが与えられると、上記と同様
にしてその書き込むべき近傍のデータに対する複数のメ
モリブロックのアドレスが演算により求められ、これに
より複数のデータが複数のメモリブロックに同時に書き
込まれる。Further, in the second invention, when an address of one of the plurality of data to be written is given, the addresses of the plurality of memory blocks for the neighboring data to be written are obtained by calculation in the same way as described above. multiple data are written to multiple memory blocks simultaneously.
第１図はこの発明装置の一実施例を示し、前述した読み
出しアドレス制御による画像変換に通用する場合の例で
あり、Ｘ方向×Ｙ方向−２×２−４１ｉｉ素データずつ
読み出す場合である。FIG. 1 shows an embodiment of the device of the present invention, which is applicable to the image conversion by the read address control described above, and is a case where the device reads out every −2×2−41ii elementary data in the X direction×Y direction.
（１１） （１２） （１３）及び（１４）はメモ
リブロックで、第６図例の入力！ｉ像メモリ（１）に対
応する。(11) (12) (13) and (14) are memory blocks, and the inputs in the example in Figure 6! Corresponds to i-image memory (1).
そして、このメモリブロック（１１）〜（１４）は２次
元メモリアドレスを有している。この場合、第２図に示
すような２次元配列の人力両像データＤｏ。These memory blocks (11) to (14) have two-dimensional memory addresses. In this case, the two-dimensionally arranged human-powered double-image data Do as shown in FIG.
〜Ｄｒ１ｍ（ｎ、ｍは止の整数）は、同図及び第３図に
示すように、破線で囲んで示す縦×横−２×２＝４個の
画素データを１ブロツクとして、各ブロックがメモリブ
ロック（１１）〜（１４）の同じアドレス（Ｘ、Ｙ）に
書き込まれる。第３図で、■はメモリブロック（１１）
、■はメモリブロック（１２）。~Dr1m (n, m are integers) is, as shown in the same figure and FIG. Written to the same address (X, Y) of memory blocks (11) to (14). In Figure 3, ■ is a memory block (11)
, ■ is a memory block (12).
■はメモリブロック（１３）、■はメモリブロック（１
４）にそれぞれ書き込まれることを意味している。すな
わち、縦方向ｙ−０，２，４・・・・の行の横方向ｘ＝
０．２．４・・・・の位置にあるデータＤ ｏｏ ＋Ｄ
Ｏ２１Ｄｏ４ｍ ”＋ Ｄ２０１ Ｄ２２１０２４１
・””ｔはメモリブロック（１１）に、同じ縦方向ｙ位
置の行の横方向Ｘ−１，３，５・・・・の位置にあるデ
ータＤ ＯＸ Ｉ Ｄ ０３１ ・・・・Ｄ ２１１
Ｄ ２３・・・・はメモリブロック（１２）に、それ
ぞれ書き込まれる。また、縦方向ｙ−１，３，５”の行
の横方向ｘ−ＯＴ ２ 。■ is a memory block (13), ■ is a memory block (1)
4) respectively. That is, the horizontal direction x of the vertical direction y-0, 2, 4, etc. rows =
Data at position 0.2.4... D oo +D
O21Do4m ”+ D201 D2210241
・""t is data in the memory block (11) at positions X-1, 3, 5, etc. in the horizontal direction of the row at the same vertical y position D OX I D 031 ... D 211
D23... are respectively written to the memory block (12). Also, the horizontal direction x-OT 2 of the vertical direction y-1, 3, 5'' rows.
４・・・・の位置にあるデータＤ １０１ Ｄ １２
、 Ｄ １４ 、・・・・Ｄ３ｏ、Ｄ１２．Ｄ３４．
・・・・はメモリブロック（１３）に、同じｙ位置の行
の横方向ｘ−１，３，５・・・・の位置にあるデータＤ
１１１ Ｄ １３１ ・・・・Ｄ ３１ ＋ Ｄ
３３ ｒ・・・・はメモリブロック（１４）に、それ
ぞれ書き込まれる。Data at position 4... D 101 D 12
, D14,...D3o, D12. D34.
... is data D located in the memory block (13) at positions x-1, 3, 5, etc. in the horizontal direction of the row at the same y position.
111 D 131 ...D 31 + D
33 r... are respectively written to the memory block (14).
したがって、（ｘ、ｙ）は画素アドレスを示し、（Ｘ、
Ｙ）はブロックアドレスをそれぞれ示すことになる。Therefore, (x, y) indicates the pixel address and (X,
Y) respectively indicate block addresses.
書き込み制御信号発生手段（２０）はこの画素アドレス
（ｘ、ｙ）とブロックアドレス（Ｘ、Ｙ）の変換及び書
き込むべきメモリブロックを選択する信号を得るもので
、画素アドレス（ｘ、ｙ）を示す信号がこの発生手段（
２０）に供給され、ブロックアドレスＸ、Ｙがこれより
得られるとともに、どのメモリブロックに書き込むかの
書き込み制御信号Ｅ Ｎ １〜ＥＮ４がこれより得られ
る。The write control signal generating means (20) converts the pixel address (x, y) and the block address (X, Y) and obtains a signal for selecting the memory block to be written, indicating the pixel address (x, y). The signal is this means of generation (
20), from which block addresses X and Y can be obtained, as well as write control signals E N 1 to EN4 indicating which memory block to write to.
この場合、ブロックアドレスＸ、Ｙは、画素アドレス（
ｘ、 ｙ）を示すデータＸｌＦの最下位ビットを除く
上位ビットからなり、また、信号Ｅ Ｎ １〜Ｅ Ｎ
４は、データｘ、ｙの最下位ビットの２ビツトから形成
される。In this case, block addresses X and Y are pixel addresses (
It consists of the upper bits excluding the least significant bit of data XIF indicating
4 is formed from the two least significant bits of data x and y.
そして、ブロックアドレスＸ、Ｙがメモリブロック（１
１）〜（１４）に、書き込みアドレスとして供給される
とともに、信号Ｅ Ｎ １〜ＥＮ４が、それぞれメモリ
ブロック（１１）〜（１４）の書き込みイネーブル制御
端子に供給される。Then, block addresses X and Y are memory block (1
1) to (14) as write addresses, and signals E N 1 to EN4 are supplied to write enable control terminals of memory blocks (11) to (14), respectively.
例えば、画素アドレス（Ｘ、 ｙ）が（０，０）であ
れば、ブロックアドレス（Ｘ、Ｙ）−（０，０）が得ら
れるとともに、メモリブロック（１１）に対する書き込
み制御信号Ｅ Ｎ ｔがイネーブル状態となり、データ
Ｄｏｏがメモリブロック（１１）に書き込まれる。For example, if the pixel address (X, y) is (0, 0), the block address (X, Y) - (0, 0) is obtained, and the write control signal E N t for the memory block (11) is obtained. It becomes enabled and data Doo is written into the memory block (11).
次に読み出しについて説明するに、この例の場合、第２
図に示すような２次元配列データの中のある画素アドレ
ス（ｘ、ｙ）を指定すると、この画素アドレスを左上と
する縦×横−２Ｘ２−４画素のデータを同時に読み出す
ようにする。Next, to explain reading, in this example, the second
When a certain pixel address (x, y) in the two-dimensional array data as shown in the figure is designated, data of -2x2-4 pixels (vertical x horizontal) with this pixel address at the upper left are simultaneously read out.
すなわち、２次元配列上のあるアドレス（ｘ、 ｙ）
を示す信号が読み出しアドレス信号発生回路（３０）に
供給されると、この発生回路（３０）からはこのアドレ
ス（ｘ、 ｙ）で示されるデータが含まれるブロック
のブロックアドレスＸ、ＹとアドレスデータＸｒ’／の
それぞれの最下位ピッ１−ｘＬＳＢ及びｙＬＳＢが得ら
れる。ブロックアドレスｘ、Ｙは、画素アドレス（ｘ、
ｙ）を示すデータｘ、 ｙのそれぞれ最下位ビッ
トを除く上位ピントからなる。In other words, a certain address (x, y) on a two-dimensional array
When a signal indicating the read address signal is supplied to the read address signal generation circuit (30), the generation circuit (30) outputs the block address X, Y and address data of the block containing the data indicated by this address (x, y). The respective least significant pips 1-xLSB and yLSB of Xr'/ are obtained. Block addresses x, Y are pixel addresses (x,
y) data x and y, each consisting of the upper focus excluding the least significant bit.
このブロックアドレスデータＸ、ＹのうちのデータＸは
読み出しアドレスとしてメモリブロック（１２）及び（
１４）にそのまま供給されるとともに、加算回路（３１
）に供給されて、最下位ピントｘＬＳＢと加算（ｓｏｄ
、２ ）され、その加算出力データが読み出しアドレス
としてメモリブロック（１１）及び（１３）に供給され
る。Data X of these block address data X and Y is used as a read address for memory blocks (12) and (
14) as is, and the addition circuit (31
), the lowest focus xLSB and addition (sod
, 2), and the added output data is supplied to memory blocks (11) and (13) as a read address.
また、データＹはそのまま読み出しアドレスとしてメモ
リブロック（１３）及び（１４）に供給されるとともに
、加算回路（３２）に供給されて最−ト位ビット）ｌＬ
ＳＢと加算（ｍｏｄ、２）され、その加算出力データが
読み出しアドレスとしてメモリブロック（１１）及び（
１２）に供給される。In addition, data Y is supplied as a read address to the memory blocks (13) and (14), and is also supplied to the adder circuit (32) (most significant bit) lL
It is added (mod, 2) with SB, and the added output data is used as a read address for memory blocks (11) and (
12).
したがって、回路（３０）に人力される画素アドレス（
ｘ、ｙ）が、同じブロックアドレスＸ、 Ｙで示され
る４画素のデータブロックの左上のデータアドレスであ
れば、ｘＬｓＢ＝ ｒｏｂ、ｙＬＳＢ＝「０」であるの
で、第２図及び第３図において破線で囲んだ１ブロツク
の４画素のデータがメモリブロック（１１）〜（１４）
から同時に読み出される。Therefore, the pixel address (
x, y) are the upper left data addresses of the 4-pixel data block indicated by the same block addresses The 4 pixel data in one block surrounded by the broken line are memory blocks (11) to (14).
are simultaneously read from.
また、入力されるｌ！ｉｌ素アドレス（ｘ、 ｙ）が
データブロックの右上のデータアドレスであれば、ｘＬ
ｓＢ＝ ｒｌＪとなるので、メモリブロック（１１）及
び（１３）に対するブロックアドレスが（Ｘ＋１．Ｙ）
となり、第３図において一点鎖線で囲んで示すＸ方向の
２ブロツクにまたがる４画素のデータが同時に読み出さ
れる。Also, the input l! If the prime address (x, y) is the upper right data address of the data block, then xL
Since sB = rlJ, the block address for memory blocks (11) and (13) is (X+1.Y)
Thus, data of four pixels extending over two blocks in the X direction, shown surrounded by a dashed line in FIG. 3, are simultaneously read out.
入力画素アドレス（ｘ、ｙ）がデータブロックの左下で
あれば、）ＩＬＳＨ−ｒｌＪとなるので、メモリブロッ
ク（１１）及び（１２）に対するブロックアドレスが（
Ｘ、Ｙ＋１）となり、第３図において二点鎖線で囲んで
示すｙ方向の２ブロツクにまたがる４画素のデータが同
時に読み出される。If the input pixel address (x, y) is at the lower left of the data block, it becomes )ILSH-rlJ, so the block address for memory blocks (11) and (12) is (
X, Y+1), and the data of four pixels extending over two blocks in the y direction indicated by the two-dot chain line in FIG. 3 are read out at the same time.
また、入力画素アドレス（ｘ、 ｙ）がデータブロッ
クの右下であれば、ｘＬＳＢ−ｒｌＪ。Also, if the input pixel address (x, y) is the lower right corner of the data block, xLSB-rlJ.
）ＩＬＳＢ−ｒｌＪとなるので、メモリブロック（１１
）のブロックアドレスが（Ｘ＋１．Ｙ＋１）。) ILSB-rlJ, so the memory block (11
) block address is (X+1.Y+1).
メモリブロック（１２）のブロックアドレスが（Ｘ。The block address of memory block (12) is (X.
Ｙ＋１）、メモリブロック（１３）のブロックアドレス
が（Ｘ＋１．Ｙ）、メモリブロック（１４）のブロック
アドレスは（Ｘ、Ｙ）のまま、となり、第３図で実線で
囲んで示す４つのブロックにまたがる４画素のデータが
同時に読み出される。Y+1), the block address of memory block (13) remains (X+1.Y), and the block address of memory block (14) remains (X, Y), resulting in the four blocks shown surrounded by solid lines in Figure 3. The data of the four pixels extending over each other are read out at the same time.
こうして、１つの画素アドレスを指定することにより、
この画素アドレスを左上とする４画素のデータが同時に
読み出される。In this way, by specifying one pixel address,
Data of four pixels having this pixel address at the upper left are read out simultaneously.
以上は４画素を同時に読み出した場合であるが、この発
明は２次元配列データをｎ２個の画素ずつを１ブロツク
とするブロック毎に分割して複数のメモリブロックに１
ブロツクは同一アドレスとなるように書き込んでおくこ
とにより、同様にｎ２個の画素毎に同時に読み出すこと
ができる。The above is a case where four pixels are read out at the same time, but this invention divides the two-dimensional array data into blocks each consisting of n2 pixels and stores the data in multiple memory blocks.
By writing blocks at the same address, it is possible to read out every n2 pixels at the same time.
また、この発明は２次元配列に限らず、３次元以上に配
列される場合にも同様に適用できる。Further, the present invention is not limited to a two-dimensional array, but can be similarly applied to a three-dimensional or more array.
第４図はこの発明の一実施例で、これは前述の書き込み
アドレス制御による画像変換に通用する場合の例であり
、縦方向×横方向の２Ｘ２＝４画素データずつを出力画
像メモリ（３）に同時に書き込む場合の例である。FIG. 4 shows an embodiment of the present invention, which is applicable to image conversion using the write address control described above, and outputs 2 x 2 = 4 pixel data in the vertical direction x horizontal direction to the image memory (3). This is an example of writing to simultaneously.
すなわち、（４１） （４２） （４３）及び（４
４）はメモリブロックで、これらは第６図例の出力画像
メモリ（３）を構成する。That is, (41) (42) (43) and (4
4) is a memory block, which constitutes the output image memory (3) of the example in FIG.
ＤＡＩ 、ＤＡ２ 、ＤＡ３ 、ＤＡ４は入力画素の１
サンプル画素が対応する出力画像の点の、周辺の４つの
画素位置に書き込むべきデータで、これらはメモリブロ
ック（４１）〜（４４）に供給される。DAI, DA2, DA3, DA4 are input pixels 1
Data to be written to four pixel positions around the point of the output image to which the sample pixel corresponds, and these are supplied to memory blocks (41) to (44).
（５０）は書き込みアルレス信号発生回路で、これには
コントロール部（４）からのデータＤ Ａ １を書き込
むべき画素位置（ｘ、 ｙ） （アドレス）が与え
られる。この場合、４つのデータＤ Ａ １〜ＤＡ４の
画素位置は第５図に示すように２次元配列されるもので
、データＤ Ａ １は常に、この４つのデータＤ Ａ
１〜Ｄ Ａ ４の画素位置の左上の位置である。(50) is a write address signal generating circuit, to which a pixel position (x, y) (address) to which data D A 1 is to be written from the control section (4) is given. In this case, the pixel positions of the four data DA1 to DA4 are two-dimensionally arranged as shown in FIG.
This is the upper left position of the pixel positions 1 to DA4.
この書き込みアドレス信号発生回路（５０）からは入力
画素アドレス（ｘ、 ｙ）で示されるデータが含まれ
る第３図に示したブロックアドレスデータＸ、Ｙと入力
アドレスデータｘ、ｙのそれぞれの最下位ピッ１−ｘＬ
ＳＢ及び）ｌＬＳＢが得られる。From this write address signal generation circuit (50), the block address data X, Y shown in FIG. Pi 1-xL
SB and )lLSB are obtained.
ブロックアドレスデータＸ、Ｙは入力画素アドレスデー
タｘ、ｙのそれぞれ最下位ビットを除く上位ビットから
なる。Block address data X, Y consists of the upper bits of input pixel address data x, y, excluding the least significant bit, respectively.
このブロックアドレスデータＸ、ＹのうちのデータＸは
、書き込みアドレスとしてメモリブロック（４２）及び
（４４）にそのまま供給されるとともに、加算回路（４
５）に供給されて最下位ビットｘＬＳＢと加算（ｍｏｄ
、２）され、その加算出力データが書き込みアドレスと
してメモリブロック（４１）及び（４３）に供給される
。Data X of these block address data
5) is added to the least significant bit xLSB (mod
, 2), and the added output data is supplied to memory blocks (41) and (43) as a write address.
また、データＹは、そのまま書き込みアドレスとしてメ
モリブロック（４３）及び（４４）に供給されるととも
に、加算回路（４６）に供給されて最下位ビットｙＬＳ
Ｂと加算（ｍｏｄ、２ ）され、その加算出力データが
書き込みアドレスとしてメモリブロック（４１）及び（
４２）に供給される。Further, the data Y is supplied as it is to the memory blocks (43) and (44) as a write address, and is also supplied to the adder circuit (46) to write the least significant bit yLS.
B is added (mod, 2), and the added output data is used as a write address in memory blocks (41) and (2).
42).
したがって、メモリブロック（４１）〜（４４）には、
４画素のデータＤ Ａ １〜Ｄ Ａ ４が、入力内素ア
ドレスとしてデータＤ Ａ １のアドレスが与えられる
ことにより同時に書き込まれる。このとき、人力画素ア
ドレス（ｘ、 ｙ）の位置が変わることにより、メモ
リブロック（４１）〜（４４）のアドレスＸ、Ｙが変わ
るのは第１図例の読み出し時と同様で第３図に示した通
りである。Therefore, in memory blocks (41) to (44),
Data DA 1 to DA 4 of four pixels are written simultaneously by giving the address of data DA 1 as an input internal element address. At this time, as the position of the pixel address (x, y) changes manually, the addresses X and Y of the memory blocks (41) to (44) change, as in the case of reading in the example in Figure 1, and as shown in Figure 3. As shown.
なお、以上は４画素のデータを同時に書き込む場合の例
であるが、２次元配列データをｎ′個の画素データずつ
を１ブロツクとして複数のメモリブロックに同時に書き
込む場合に通用できる。Although the above is an example of writing four pixel data at the same time, it can also be applied to writing two-dimensional array data into a plurality of memory blocks simultaneously, with n' pixel data each as one block.
また、２次元配列に限らず、３次元配列以上の多次元に
データが配列される場合にも同様に通用できる。Furthermore, the present invention is not limited to a two-dimensional array, and can similarly be applied to a case where data is arranged in a three-dimensional array or more.
また、この発明は、上述した画像変換処理に通用する場
合だけでなく、例えば誤り訂正エンコード処理や誤り訂
正デコード処理等の他、種々のデータ処理に通用でき、
データは画像データに限らないことは言うまでもない。Furthermore, the present invention is applicable not only to the image conversion processing described above, but also to various data processing, such as error correction encoding processing and error correction decoding processing.
It goes without saying that the data is not limited to image data.
また、複数のデータを同時に読み出すあるいは書き込む
際に指定するデータ位置は上述例のように複数データの
左上のデータ位置に限らず、任意の位置でよい。Further, the data position specified when reading or writing a plurality of data simultaneously is not limited to the upper left data position of the plurality of data as in the above example, but may be any arbitrary position.
すなわち、任意の１つのデータ位置を指定したとき、こ
れから、その近傍のデータ位置のアドレスを、変換用Ｒ
ＯＭを用いることにより容易に得ることができる。ただ
、左上にした場合には、上述したように、アドレスを最
下位ビットとそれ以上のビットとに分け、加算手段を用
いて、各メモリブロックのアドレスを比較的容易に得る
ことができる。In other words, when you specify one arbitrary data position, from now on, the address of the data position in the vicinity is converted to R for conversion.
It can be easily obtained by using OM. However, in the case of the upper left, as described above, the address is divided into the least significant bit and bits higher than that, and the address of each memory block can be obtained relatively easily by using an adding means.
この発明によれば、ｍ次元配列された複数のデ−タの１
つのアドレスを与えることにより、そのデータの近傍の
データを同時に読み出し、あるいは書き込むことができ
る。したがって、従来のようにバッファメモリを必要と
せず、また、処理スピードを速くすることができる。According to this invention, one of a plurality of m-dimensionally arranged data
By giving two addresses, data in the vicinity of that data can be read or written at the same time. Therefore, unlike the conventional method, a buffer memory is not required, and the processing speed can be increased.
第１図はこの発明の一実施例のブロック図、第２図及び
第３図はその説明のための図、第４図はこの発明の他の
実施例のブロック図、第５図はその説明のための図、第
６図はこの発明が通用される装置の一例としての画像変
換装置の一例のブロック図、第７図は２次元配列データ
の例を示す図である。
（１１）〜（１４）及び（４１）〜（４４）はメモリブ
ロック、（２０）は書き込み制御信号発生回路、（３０
）は読み出しアドレス信号発生回路、（５ｏ）は書き込
みアドレス信号発生回路、（３１） （３２）（４５
） （４６）は加算手段である。
画イ象変換装萱初フ゛ロック図
第６図
第７図FIG. 1 is a block diagram of one embodiment of this invention, FIGS. 2 and 3 are diagrams for explaining it, FIG. 4 is a block diagram of another embodiment of this invention, and FIG. 5 is an explanation thereof. FIG. 6 is a block diagram of an example of an image conversion device as an example of a device to which the present invention is applicable, and FIG. 7 is a diagram showing an example of two-dimensional array data. (11) to (14) and (41) to (44) are memory blocks, (20) is a write control signal generation circuit, and (30) is a write control signal generation circuit.
) is a read address signal generation circuit, (5o) is a write address signal generation circuit, (31) (32) (45
) (46) is an addition means. First block diagram of image conversion system Fig. 6 Fig. 7
Claims (1)
タを、複数のメモリブロックに対して近傍のデータは異
なるメモリブロックに記憶されるように書き込み、 読み出し時、上記ｍ次元配列データのうちの１つのデー
タ位置が指定されたとき、このデータ位置指定信号から
そのデータ及びその近傍のデータの上記複数のメモリブ
ロックについてのアドレス信号を演算によりそれぞれ求
め、 この演算により求められたアドレス信号によって上記複
数のメモリブロックより上記指定されたデータ及びその
近傍のデータを同時に読み出すようにした記憶装置。 ２、複数のメモリブロックを有し、ｍ次元配列された複
数のデータのうちの１つのデータ位置が指定されたとき
、このデータ位置指定信号からそのデータ位置及びその
近傍のデータ位置に対する上記複数のメモリブロックに
ついてのアドレス信号を演算によりそれぞれ求め、 この演算により求められたアドレス信号によって上記複
数のメモリブロックに上記指定されたデータ及びその近
傍のデータを同時に書き込み、 上記複数のメモリブロックからの読み出し時、上記ｍ次
元配列データの近傍のデータは異なるメモリブロックか
ら読み出すようにした記憶装置。[Claims] A plurality of data arrayed in 1 and m dimensions (m is an integer of 2 or more) are written to a plurality of memory blocks such that neighboring data are stored in different memory blocks, and when read. , when one data position of the m-dimensional array data is specified, the address signals for the plurality of memory blocks of that data and data in its vicinity are calculated from this data position designation signal, and this calculation is performed. The storage device is configured to simultaneously read out the specified data and data in the vicinity thereof from the plurality of memory blocks according to an address signal determined by the above. 2. When one data position of a plurality of data arranged in m dimensions in a plurality of memory blocks is specified, from this data position designation signal the above plurality of data positions for that data position and its neighboring data positions are specified. Determine address signals for each memory block by calculation, write the specified data and data in the vicinity thereof to the plurality of memory blocks at the same time using the address signals determined by the calculation, and read from the plurality of memory blocks. , a storage device in which data near the m-dimensional array data is read from different memory blocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569087A JPH0198077A (en) | 1987-10-09 | 1987-10-09 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569087A JPH0198077A (en) | 1987-10-09 | 1987-10-09 | Storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198077A true JPH0198077A (en) | 1989-04-17 |
Family
ID=17282274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569087A Pending JPH0198077A (en) | 1987-10-09 | 1987-10-09 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198077A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1987
- 1987-10-09 JP JP25569087A patent/JPH0198077A/en active Pending
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