JPH0196896A - Dual port memory and data transfer method - Google Patents
Dual port memory and data transfer methodInfo
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置分野に利用される。[Detailed description of the invention] [Industrial application field] The present invention is utilized in the field of storage devices.
本発明はデュアルポートメモリとそのデータ転送方法に
関し、特にグラフィックデイスプレィシステムの専用メ
モリとして用いられるデュアルポートメモリとそのデー
タ転送方法に関する。The present invention relates to a dual port memory and a data transfer method thereof, and more particularly to a dual port memory used as a dedicated memory for a graphic display system and a data transfer method thereof.
本発明は、メモリセルアレイを含みデータをランダムに
アクセス可能なランダムアクセスメモリ部と、前記メモ
リセルアレイに対してシリアルにデータの読み出しある
いはデータの読み出しおよび書き込みを行うシリアル読
出動作部あるいはシリアル動作部と、前記メモリマトリ
クスと前記シリアル動作部との間のデータの転送を制御
するデータ転送論理部とを備えたデュアルポートメモリ
とそのデータ転送方法にふいて、
前記データ転送論理部にデータの転送を２段階に行うと
ころの第一蓄積手段と第二蓄積手段とを設け、前記第一
および第二蓄積手段を、前記ランダムアクセスメモリ部
の所定の入力クロックと所定のタイミングで制御するこ
とにより、シリアル動作を連続的に行いながらデータ転
送サイクルを実行するのに必要な人力タイミングの制約
を軽減し、簡単により高速で動作できるようにしたもの
である。The present invention provides a random access memory unit that includes a memory cell array and can randomly access data; a serial read operation unit or serial operation unit that serially reads data or reads and writes data to the memory cell array; The dual port memory includes a data transfer logic unit that controls data transfer between the memory matrix and the serial operation unit, and a data transfer method thereof, wherein the data transfer logic unit transfers data in two stages. A first storage means and a second storage means are provided, and the first and second storage means are controlled by a predetermined input clock of the random access memory section and a predetermined timing, thereby performing a serial operation. This reduces the manual timing constraints required to perform data transfer cycles in a continuous manner, making it easier to operate at higher speeds.
従来、この種のデュアルポートメモリは第７図に示す回
路構成が代表的であり、汎用のダイナミックランダムア
クセスメモリにデータ転送クロックＤＴによる転送ゲー
トを介しシリアル読み出し動作部３０が運がる形である
。データ転送クロックＤＴをランダムアクセスメモリ部
１０の動作に同期させて活性化するとデータ転送サイク
ルとなり、メモリセルアレイ１６の選択された一行のメ
モリセルデータがデータレジスタ２１に転送される。こ
のデータレジスタ２１の内容をシリアルに読み出すこと
によりＣＲＴ （陰極線管）への表示データが得られる
。データ転送サイクル以外の期間では転送ゲートは閉じ
てランダムアクセスメモリ部１０およびシリアル読み出
し動作部３０はたがいに独立に非同期に動作を行うこと
ができ、ＣＲＴへの表示をしながら並行してＣＰＵ （
中央処理装置）によるメモリ内容の書き換えが実行でき
るわけである。Conventionally, this type of dual port memory has typically had the circuit configuration shown in FIG. 7, in which a serial read operation section 30 is transferred to a general-purpose dynamic random access memory via a transfer gate using a data transfer clock DT. . When the data transfer clock DT is activated in synchronization with the operation of the random access memory unit 10, a data transfer cycle occurs, and memory cell data of a selected row of the memory cell array 16 is transferred to the data register 21. By serially reading out the contents of this data register 21, display data for a CRT (cathode ray tube) can be obtained. During periods other than the data transfer cycle, the transfer gate is closed and the random access memory section 10 and serial read operation section 30 can operate independently and asynchronously, and the CPU (
This means that the memory contents can be rewritten by the central processing unit (central processing unit).
画面の塗りつぶしなどＣＰＵの高頻度アクセスが今後−
要求められるグラフィックデイスプレィシステムではシ
ステム動作効率を高めるのに最適なメモリとなっている
。In the future, high-frequency CPU access such as screen filling will be required.
It is the most suitable memory for increasing system operating efficiency in demanding graphic display systems.
なお、第７図において、ランダムアクセスメモリ部１０
は、タイミング発生回路１１、列デコーダ１２、人出力
バッファ１３、アドレス人力バッファ１４、行デコーダ
１５およびメモリセルアレイ１６を含み、データ転送論
理部２０はデータレジスタ２１を含み、シリアル読み出
し動作部３０はアドレスカウンク３１、シリアルセレク
タ３２および゛出力バッファ３３を含んでいる。Note that in FIG. 7, the random access memory unit 10
includes a timing generation circuit 11, a column decoder 12, a human output buffer 13, an address human power buffer 14, a row decoder 15, and a memory cell array 16, a data transfer logic section 20 includes a data register 21, and a serial read operation section 30 includes an address It includes a counter 31, a serial selector 32, and an output buffer 33.
前述した従来のデュアルポートメモリは、シリアル読み
出し動作を実行しながらデータ転送サイクルを行える手
段を有している。データレジスタ２１の内容を入れ換え
ながらも、シリアル読み出しを連続して行うことができ
、バンニング、スクロール、マルチスクリーンなどの画
面操作に有効となる。The conventional dual port memory described above has means for performing data transfer cycles while performing serial read operations. Although the contents of the data register 21 are replaced, serial readout can be performed continuously, which is effective for screen operations such as banning, scrolling, and multi-screening.
この動作を実行する場合第８図に示すタイミング条件を
守ることが従来必要である。ランダムアクセスメモリ部
１０の行アドレスストローブクロックＲＡＳが高レベル
から低レベルに活性化される時点でデータ転送クロック
ＤＴが低いレベルであると、そのＲＡＳサイクルはデー
タ転送サイクルとなる。行アドレスストローブクロック
ＲＡＳおよび列アドレスストローブクロックＣＡＳの活
性化にそれぞれ同期させて与える行アドレスおよび列ア
ドレス入力は、データレジスタ２１にデータ内容を転送
するメモリセルアレイ１６の行の位置および転送後のシ
リアル読み出し動作の開始番地をそれぞれ指定する。行
アドレスストローブクロックＲＡＳおよび列アドレスス
トローブクロックＣＡＳが低いレベルである間にデータ
転送クロックＤＴを低いレベルから高レベルに戻すと、
内部発生のデータ転送クロックＤＴが活性化され、デー
タ転送ゲートが開いて指定された行のメモリセルのデー
タがデータレジスタ２１に転送される。この時点以降、
シリアルコン上ロールクロックＳＣを低レベルから高レ
ベルに移行させて次のシリアル読み出し動作を行うと、
新しく転送した行について指定した番地から動作が開始
される。この古い行の読み出し期間Ｔｏから新しい行の
読み出し期間Ｔ９へのシリアル読み出し動作をシリアル
コントロールクロックＳＣのタイミングに変化なく連続
的に行う場合、第８図に示すｔ１〜ｔ６のタイミング条
件をすべて守る必要がある。When performing this operation, it is conventionally necessary to observe the timing conditions shown in FIG. If the data transfer clock DT is at a low level at the time when the row address strobe clock RAS of the random access memory section 10 is activated from a high level to a low level, the RAS cycle becomes a data transfer cycle. The row address and column address inputs applied in synchronization with the activation of the row address strobe clock RAS and the column address strobe clock CAS, respectively, determine the position of the row of the memory cell array 16 whose data contents are to be transferred to the data register 21, and the serial readout after the transfer. Specify the start address of each operation. If the data transfer clock DT is returned from a low level to a high level while the row address strobe clock RAS and column address strobe clock CAS are at a low level,
The internally generated data transfer clock DT is activated, the data transfer gate is opened, and the data of the memory cell in the designated row is transferred to the data register 21. From this point on,
When the serial controller roll clock SC is shifted from low level to high level and the next serial read operation is performed,
The operation starts from the specified address for the newly transferred line. If the serial read operation from the old row read period To to the new row read period T9 is performed continuously without any change in the timing of the serial control clock SC, all timing conditions from t1 to t6 shown in FIG. 8 must be observed. There is.
例として、行アドレスストローブクロックＲＡＳノ低レ
ベル期間ｔ ＩＡｓ ＝１２０ｎｓ 、シリアルコント
ロールクロックＳＣのサイクル時間ｔ、。。＝４（ｌｎ
ｓに対し、ｔ＋ ＝１００ｎｓ ５ｔ２＝１０ｎｓ、
ｔ、 ＝４Ｑｎｓ。As an example, the row address strobe clock RAS has a low level period t IAs = 120 ns, and the serial control clock SC has a cycle time t. . =4(ln
For s, t+ = 100ns 5t2 = 10ns,
t, =4Qns.
ｔ、 ＝１０ｎｓＳｔ、 ＝ｌＱｎｓおよびＬ６＝ｌＱ
ｎｓである。t, =10nsSt, =lQns and L6=lQ
It is ns.
データ転送クロックＤＴを低レベルから高レベルに戻す
タイミングは、行アドレスストローブクロックＲＡＳお
よび列アドレスストローブクロックＣＡＳに対してはメ
モリセルアレイ１６において選択行のメモリセルのデー
タがデイジット線上で十分増幅されるのを待ってデータ
転送ゲートを開く必要があるし、シリアルコントロール
クロックＳＣに対しては、データレジスタ２１の内容の
入れ換えおよび新しい行の読み出しについてのシリアル
セレクタ３２の準備を行う必要があるためそれぞれ制約
を生じる。しかし実際のシステム設計においてはこれら
六つのタイミング条件を全て守ることはスキニーが十分
とれず極めて困難で、動作速度が制約される欠点があっ
た。The timing for returning the data transfer clock DT from a low level to a high level is such that the data in the memory cells of the selected row in the memory cell array 16 is sufficiently amplified on the digit line with respect to the row address strobe clock RAS and the column address strobe clock CAS. It is necessary to open the data transfer gate after waiting for the serial control clock SC, and it is necessary to prepare the serial selector 32 for exchanging the contents of the data register 21 and reading a new line, so there are constraints on the serial control clock SC. arise. However, in actual system design, it is extremely difficult to comply with all six timing conditions because the system cannot be sufficiently skinny, which has the drawback of limiting operating speed.
本発明の目的は、前記の欠点を除去することにより、シ
リアル動作を連続的に行いながらデータ転送サイクルを
実行するのに必要な人力タイミングの制約を軽減し、簡
単にかつより高速動作できるデュアルポートメモリとそ
のデータ転送方法を提供することにある。It is an object of the present invention, by eliminating the above-mentioned drawbacks, to reduce the manual timing constraints required to perform data transfer cycles while serially performing serial operations, and to provide a dual port that can operate easily and at higher speeds. The purpose is to provide memory and its data transfer method.
氷菓−の発明のデュアルポートメモリは、メモリセルア
レイを含みランダムにデータをアクセス可能なランダム
メモリアクセス部と、前記メモリセルアレイからシリア
ルにデータを読み出すシリアル読み出し動作部と、前記
メモリセルアレイと前記シリアル読み出し動作部との間
のデータの転送を制御するデータ転送論理部とを備えた
デュアルポートメモリにおいて、前記データ転送論理部
が、第一内部データ転送クロックで制御さ゛れ前記メモ
リセルアレイから読み出したデータを一時蓄積する第一
蓄積手段と、第二内部データ転送クロックで制御され前
記第一蓄積手段に蓄積されたデータを取り込み一時蓄積
し前記シリアル読み出し動作部へ送出する第二蓄積手段
とを含むことを特徴とする。The dual port memory of Hyouka's invention includes a random memory access section that includes a memory cell array and can randomly access data, a serial read operation section that serially reads data from the memory cell array, and a memory cell array and the serial read operation. and a data transfer logic section that controls data transfer between the memory cell array and the memory cell array, the data transfer logic section temporarily storing data read from the memory cell array under the control of a first internal data transfer clock. and a second storage means that is controlled by a second internal data transfer clock and takes in the data stored in the first storage means, temporarily stores it, and sends it to the serial read operation section. do.
本第二の発明のデュアルポートメモリのデータ転送方法
は、前記第一の発明のデュアルポートメモリのデータ転
送方法において、前記ランダムアクセスメモリ部の行ア
ドレスストローブクロックが活性化レベルのときに前記
第一内部データ転送クロックを活性化レベルにしてデー
タを前記メモリセルアレイから読み出し前記第一蓄積手
段に蓄積し、前記行アドレスストローブクロックが非活
性化レベルになったときに前記第二内部データ転送クロ
ックを活性化レベルにしてデータを前記第一蓄積手段か
ら前記第二蓄積手段へ転送することを特徴とする。The dual port memory data transfer method of the second invention is characterized in that, in the dual port memory data transfer method of the first invention, when the row address strobe clock of the random access memory section is at the activation level, the first reading data from the memory cell array and accumulating it in the first storage means by setting an internal data transfer clock to an activated level, and activating the second internal data transfer clock when the row address strobe clock becomes an inactive level; data is transferred from the first storage means to the second storage means.
本第三の発明のデュアルポートメモリは、メモリセルア
レイを含みランダムにデータをアクセス可能なランダム
アクセスメモリ部と、シリアルに前記メモリセルアレイ
からデータを読み出しまたは前記メモリセルアレイにデ
ータを書き込むシリアル動作部と、前記メモリセルアレ
イと前記シリアル動作部との間のデータの転送を制御す
るデータ転送論理部とを備えたデュアルポートメモリに
おいて、前記データ転送論理部が、第一内部データ転送
クロックで制御され前記メモリセルアレイから読み出さ
れたデータまたは前記メモリセルアレイに書き込むデー
タを一時Ｍ積する第一蓄積手段と、第二内部データ転送
クロックで制御され前記第一の蓄留手段に蓄積されたデ
ータを取り込み一時蓄積しまたは前記シリアル動作部か
ら取り込んだデータを前記第一蓄積手段へ転送する第二
蓄積手段とを含むことを特徴とする。A dual port memory according to a third aspect of the present invention includes: a random access memory section that includes a memory cell array and can randomly access data; a serial operation section that serially reads data from the memory cell array or writes data to the memory cell array; In a dual port memory comprising a data transfer logic unit that controls data transfer between the memory cell array and the serial operation unit, the data transfer logic unit is controlled by a first internal data transfer clock and the data transfer logic unit controls the data transfer between the memory cell array and the serial operation unit. a first storage means for temporarily accumulating M data read from the memory cell array or data to be written in the memory cell array; Alternatively, it is characterized in that it includes a second storage means for transferring data taken in from the serial operation section to the first storage means.
本第四の発明のデュアルポートメモリのデータ転送方法
は、前記第三の発明のデュアルポートメモリのデータ転
送方法において、前記ランダムアクセスメモリ部の行ア
ドレスストローブクロックおよびライトイネーブルクロ
ックがそれぞれ活性化レベルおよび非活性化レベルのと
きを読み出しサイクルとして、前記第一内部データ転送
クロックを活性化レベルにしてデータを前記ランダムア
クセスメモリ部から読みａし前記第一蓄積手段に蓄積し
、前記行アドレスストローブクロックが非活性化レベル
になったときに前記第二内部データ転送クロックを活性
化レベルにしてデータを前記第一蓄積手段から前記第二
蓄積手段へ転送し、前記行アドレスストローブクロック
および前記ライトイネーブルクロックがともに活性化レ
ベルのときを書き込みサイクルとして、前記第二内部デ
ータ転送クロックを活性化レベルにしてデータを前記第
二蓄積手段から前記第一蓄積手段へ転送し、転送終了後
前記第−内部データ転送クロックを活性化してデータを
前記メモリセルアレイへ書き込むことを特徴とする。A data transfer method for a dual port memory according to a fourth aspect of the present invention is such that, in the data transfer method for a dual port memory according to the third aspect, the row address strobe clock and the write enable clock of the random access memory section are set to an activation level and a write enable clock, respectively. When the first internal data transfer clock is at an inactive level as a read cycle, the first internal data transfer clock is set to an active level, data is read from the random access memory section and stored in the first storage means, and the row address strobe clock is set to the read cycle. When the second internal data transfer clock becomes an inactive level, the second internal data transfer clock is set to an active level to transfer data from the first storage means to the second storage means, and the row address strobe clock and the write enable clock are activated. The second internal data transfer clock is set to the active level and data is transferred from the second storage means to the first storage means, with the second internal data transfer clock set to the activation level as a write cycle, and after the transfer is completed, the second internal data transfer is performed. The method is characterized in that data is written into the memory cell array by activating a clock.
データ転送論理部において、ランダムアクセスメモリ部
とシリアル読み出し動作部またはシリアル動作部とのデ
ータ転送を２段階に分けて行う。In the data transfer logic section, data transfer between the random access memory section and the serial read operation section or the serial operation section is performed in two stages.
すなわち、例えば読み出しの場合には、行アドレススト
ローブクロックが活性化レベルで、データ転送クロック
が活性化レベルのときに、第一内部データ転送クロック
を活性化レベルにして、メモリセルアレイからデータを
読み出し、第一蓄積手段に一時蓄積しておいて、前記行
アドレスストローブクロックが非活性化レベルのときに
、第二内部データ転送クロックを活性化レベルにして、
前記第一蓄積手段に蓄積されたデータを第二蓄積手段に
転送する。That is, for example, in the case of reading, when the row address strobe clock is at an active level and the data transfer clock is at an active level, the first internal data transfer clock is set to an active level, and data is read from the memory cell array. temporarily storing data in a first storage means, and setting a second internal data transfer clock to an activated level when the row address strobe clock is at an inactive level;
The data stored in the first storage means is transferred to the second storage means.
従って、必要な入力クロックの読み出しのタイミングは
、従来必要とした列アドレスストローブクロックおよび
データ転送クロックには無関係となり、前記行アドレス
ストローブクロックとの活性化レベルから非活性化レベ
ルへの変化の時点と、シリアル読み出し動作部またはシ
リアル動作部におけるシリアルコントロールクロックの
周期を定める時点との関係を定める二つのタイミングを
定めればよいことになる。Therefore, the timing of reading the required input clock is independent of the conventionally required column address strobe clock and data transfer clock, and corresponds to the point of change from the activation level to the inactivation level with respect to the row address strobe clock. It is sufficient to determine two timings that determine the relationship between the period of the serial control clock in the serial read operation section or the serial operation section.
また、前記シリアル動作部と前記メモリセルアレイとの
間でデータを両方向に転送するときには、前記行アドレ
スストローブが活性化レベルで、ライトイネーブルクロ
ックが非活性化レベルのときを読み出しサイクルとして
、前述のシリアル読み出し動作部の場合と同様に読み出
しが行われる。Further, when data is transferred in both directions between the serial operation unit and the memory cell array, the time when the row address strobe is at an active level and the write enable clock is at an inactive level is defined as a read cycle. Reading is performed in the same way as in the read operation section.
そして、ライトイネーブルクロツタが活性化レベルのと
きを書き込みサイクルとして、前述のほぼ逆の手順で前
記シリアル動作部からのデータを前記メモリセルアレイ
に書き込む。Then, when the write enable clock is at an activated level, it is considered as a write cycle, and the data from the serial operation section is written into the memory cell array in substantially the reverse procedure as described above.
従ってこの書き込みの場合は、前記行アドレスストロー
ブクロックが非活性化レベルから活性化レベルへの変化
時点と、前記シリアルコントロールクロックの周期を定
める時点との関係を定める二つのタイミングを定めれば
よい。Therefore, in the case of this write, it is sufficient to determine two timings that determine the relationship between the time point at which the row address strobe clock changes from the inactive level to the active level and the time point at which the period of the serial control clock is determined.
すなわち、本発明によると、従来、読み出しの場合穴つ
のタイミングを必要としたものが二つのタイミングを定
めるだけで、シリアルデータの読み出しまたは書き込み
ができ、簡単化および高速化が可能となる。That is, according to the present invention, reading or writing of serial data, which conventionally required two timings for reading, can be performed by simply determining two timings, making it possible to simplify and increase the speed.
以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.
第１図は本実−の発明の一実施例によるデュアルポート
メモリを示すブロック構成図である。本実施例のデュア
ルポートメモリは、ランダムアクセスメモリ部１０と、
データ転送論理部２０＆と、シリアル読み出し動作部３
０とを含んでいる。FIG. 1 is a block diagram showing a dual port memory according to an embodiment of the present invention. The dual port memory of this embodiment includes a random access memory section 10,
Data transfer logic section 20 & and serial read operation section 3
Contains 0.
そして、ランダムアクセスメモリ部１０は、タイミング
発生回路１１、列デコーダ１２、入出力バッファ１３、
アドレス人力バッファ１４、行デコーダ１５およびメモ
リセルアレイ１６を含み、データ転送論理部２０ａは、
内部発生の第一内部データ転送クロックＤＴＩで制御さ
れる第一蓄積手段としての第一データレジスタ２１ａと
、内部発生の第二内部データ転送クロックＤＴ２で制御
される第二蓄積手段としての第二データレジスタ２２と
を含み、シリアル読み出し動作部３０は、アドレスカウ
ンタ３１、シリアルセレクタ３２および出力バッファ３
３を含んでいる。The random access memory unit 10 includes a timing generation circuit 11, a column decoder 12, an input/output buffer 13,
The data transfer logic section 20a includes an address manual buffer 14, a row decoder 15, and a memory cell array 16.
A first data register 21a as a first storage means controlled by an internally generated first internal data transfer clock DTI, and a second data register 21a as a second storage means controlled by an internally generated second internal data transfer clock DT2. The serial read operation unit 30 includes an address counter 31, a serial selector 32, and an output buffer 3.
Contains 3.
すなわち、本実施例のデュアルポートメモリは、第６図
に示した従来のデュアルポートメモリにおいて、そのデ
ータ転送論理部２０にデータレジスタを一つ加え、第一
内部データ転送クロックＤＴＩで制御される第一データ
レジスタ２１ａ１および第二内部データ転送クロックＤ
Ｔ２データ制御される第二データレジスタ２２の二つを
含むデータ転送論理部２０ａとしたものである。That is, the dual port memory of this embodiment is the same as the conventional dual port memory shown in FIG. one data register 21a1 and a second internal data transfer clock D
The data transfer logic unit 20a includes two second data registers 22 that are controlled by T2 data.
そして、本第二発明のデュアルポートメモリのデータ転
送方法は前記第一の発明のデュアルポートメモリについ
て、第一内部データ転送クロックＤＴＩおよび第二内部
データ転送クロックＤＴ２のタイミング発生を適正に行
うことにより、シリアル動作を連続させながらのデータ
転送サイクルを容易に実行できるようにしたものである
。The data transfer method for a dual port memory according to the second invention is performed by appropriately generating the timings of the first internal data transfer clock DTI and the second internal data transfer clock DT2 for the dual port memory according to the first invention. , which allows data transfer cycles to be easily executed while serial operations are being performed continuously.
第、２図および第３図は本第二発明のデュアルポートメ
モリのデータ転送方法の一実施例を示すタイミング図で
ある。2 and 3 are timing diagrams showing an embodiment of the data transfer method of the dual port memory according to the second invention.
第２図は内部のデータ転送タイミングの発生方法を示す
タイミング図である。行アドレスストローブクロックＲ
ＡＳが活性化された時点でデータ転送クロック■下が低
レベルにあると、データ転送サイクルになる点は従来と
同じであるが、第一内部データ転送クロックＤＴＩはデ
ータ転送クロックＤＴの高レベルへの変化には関係なく
、選択行のメモリセルのデータがデイジット線上で充分
に増幅されると自動的に内部で活性化されて第一データ
レジスタ２１ａへのデータ転送が行われる。FIG. 2 is a timing diagram showing a method of generating internal data transfer timing. Row address strobe clock R
If the data transfer clock below is at a low level at the time AS is activated, the data transfer cycle is the same as before, but the first internal data transfer clock DTI goes to the high level of the data transfer clock DT. Regardless of changes in , when the data in the memory cells of the selected row is sufficiently amplified on the digit line, it is automatically activated internally and data transfer to the first data register 21a is performed.
データ転送クロックＤＴは行アドレスストローブクロッ
クＲＡＳの活性化時点のある期間低レベルに置く以外は
制約のない入力となる。行アドレスストローブクロック
ＲＡＳが高レベルに戻るタイミングを受けて第二内部デ
ータ転送クロックＤＴ２が活性化され、第一データレジ
スタ２１ａの内容が第二データレジスタ２２に転送され
るとともに、新しい行の読み出しについてのシリアルセ
レクタ３２の準備が行われる。The data transfer clock DT is an input with no restrictions except that it is kept at a low level for a certain period when the row address strobe clock RAS is activated. In response to the timing when the row address strobe clock RAS returns to high level, the second internal data transfer clock DT2 is activated, and the contents of the first data register 21a are transferred to the second data register 22, and the readout of a new row is started. The serial selector 32 is prepared.
第３図はメモリのデータ転送サイクルタイミングを示す
タイミング図で第７図の従来例に対応する。データ転送
クロックＤＴのタイミング条件は払拭され、行アドレス
ストローブクロックＲＡＳの立ち上りに対するシリアル
コントロールクロックＳＣのタイミングｔ、およびｔ８
だけを守ればよいことになる。FIG. 3 is a timing diagram showing the data transfer cycle timing of the memory, and corresponds to the conventional example shown in FIG. The timing conditions of the data transfer clock DT are eliminated, and the timing t and t8 of the serial control clock SC relative to the rising edge of the row address strobe clock RAS are eliminated.
All you have to do is protect it.
第４図は本第三の発明の一実施例を示すブロック構成図
である。本実施例のデュアルポートメモリは、第１図に
示した第一の発明の一実施例のデュアルポートメモリに
おいて、シリアル読み出し動作部３０の出力バッファ３
３を入出力バッファ３３ａに代え、この人出力バッファ
３３ａを介して、シリアルデータ人力ＳＩをシリアル入
力イネーブルクロックＳＩＥにより取り込んで、メモリ
セルアレイ１６に書き込めるようにしたシリアル動作部
３０ａを設けたものである。すなわち、シリアル動作が
読み出しおよび書き込みの双方を行えるようにしたもの
である。FIG. 4 is a block diagram showing an embodiment of the third invention. The dual port memory of this embodiment is the output buffer 3 of the serial read operation unit 30 in the dual port memory of the embodiment of the first invention shown in FIG.
3 is replaced with an input/output buffer 33a, and a serial operation unit 30a is provided which allows serial data input SI to be taken in by a serial input enable clock SIE and written into the memory cell array 16 via the output buffer 33a. . In other words, serial operations can be performed for both reading and writing.
第５図（ａ）〜（Ｃ）および第６図は本第四の発明のデ
ュアルポートメモリのデータ転送方法の一実施例を示す
タイミング図で、前記第三の発明のデュアルポートメモ
リのデータ転送方法を示す。5(a) to (C) and FIG. 6 are timing diagrams showing an embodiment of the data transfer method of the dual port memory of the fourth invention, in which data transfer of the dual port memory of the third invention is shown. Show how.
第５図（ａ）は行アドレスストローブクロックＲＡＳお
よび列アドレスストローブクロックＣＡＳとデータ転送
りロッ゛りＤＴのタイミングを示し、第５図ら）は読み
出し時、第５図（Ｃ）は書き込み時におけるライトイネ
ーブルクロックＷＥと第一内部データ転送クロックＤＴ
Ｉおよび第二内部データ転送クロックＤＴ２のタイミン
グを示す。また第６図は書き込みデータ転送サイクルの
タイミングを示す。FIG. 5(a) shows the timing of the row address strobe clock RAS, column address strobe clock CAS, and data transfer lock DT. FIG. 5(a) shows the timing of the data transfer lock DT. FIG. Enable clock WE and first internal data transfer clock DT
The timing of I and the second internal data transfer clock DT2 is shown. FIG. 6 also shows the timing of the write data transfer cycle.
第５図（ａ）、ら）および（Ｃ）に示すように行アドレ
スストローブクロックＲ，ＡＳが活性化された時点でデ
ータ転送クロック■が低しベノベライトイネーブルクロ
ックＷＥが高レベルであると読み出しデータ転送サイク
ルとなり、第二の発明の一実施例の第２図および第３図
で述べたのと全く同じ動作である。一方データ転送クロ
ックＤＴが低しベノベライトイネーブルクロックＷＥも
低レベルであると、書き込みデータ転送サイクルとなり
、行アドレスストローブクロックＲＡＳが活性化される
のを受けてまず第二内部データ転送クロックＤＴ２が活
性化され、その時点の第二データレジスタ２２の内容が
第一データレジスタ２１ａに転送される。データ転送ク
ロックＤＴおよびライトイネーブルクロックＷＥともそ
の後のタイミング制約がなくなる。転送後第二内部デー
タ転送クロックＤＴ２は直ちに低レベルに移行し、続い
て第一内部データ転送クロックＤＴＩが活性化される。As shown in FIGS. 5(a), 5(a) and 5(c), when the row address strobe clocks R and AS are activated, the data transfer clock ■ is low and the benovate write enable clock WE is high level. This is a read data transfer cycle, and the operation is exactly the same as that described in FIGS. 2 and 3 of the embodiment of the second invention. On the other hand, when the data transfer clock DT is low and the benovate write enable clock WE is also low level, a write data transfer cycle occurs, and the row address strobe clock RAS is activated, and the second internal data transfer clock DT2 is first activated. When activated, the contents of the second data register 22 at that time are transferred to the first data register 21a. Subsequent timing constraints are eliminated for both data transfer clock DT and write enable clock WE. After the transfer, the second internal data transfer clock DT2 immediately shifts to a low level, and then the first internal data transfer clock DTI is activated.
その後のＲＡＳ活性期間において第一データレジスタ２
１ａのデータ内容が選択された行に書き込まれる。In the subsequent RAS active period, the first data register 2
The data contents of 1a are written to the selected row.
シリアルデータ人力ＳＩから連続的にデータを入れなが
ら行う書き込みデータ転送サイクルのタイミング図は第
６図のように表される。行アドレスストローブクロック
ＲＡＳの立ち下りに対するシリアルコントロールクロッ
クＳＣのタイミングｔ、およびｔｌｏだけを守ればよい
ことになる。内部の回路的には第二内部データ転送クロ
ックＤＴ２が低レベルに移行後、次の行についてのシリ
アル書き込みデータを入力することができる。A timing diagram of a write data transfer cycle performed while continuously inputting data from the serial data manual SI is shown in FIG. It is only necessary to observe the timing t and tlo of the serial control clock SC relative to the falling edge of the row address strobe clock RAS. In terms of internal circuitry, after the second internal data transfer clock DT2 goes low, serial write data for the next row can be input.
以上説明したように本発明は、デュアルポートメモリに
ついて、ランダムアクセスメモリ部とシリアル動作部の
間のデータ転送を２段階で行うことにより、従来シリア
ル動作を連続的に行いながらデータ転送サイクルを実行
する場合に必要としていた多くの入力タイミングの制約
（読み出しデータ転送の場合６個）を大幅に軽減できる
（同２個）効果がある。As explained above, the present invention performs data transfer between the random access memory section and the serial operation section in dual port memory in two stages, thereby performing the data transfer cycle while continuously performing the conventional serial operation. This has the effect of significantly reducing the number of input timing constraints (six in the case of read data transfer) that were required in the case of read data transfer (two in the case of read data transfer).
従って本発明によれば、今後−層高速かつ複雑なデータ
処理が求められるグラフィックデイスプレィシステムに
現状より格段に対応可能なデュアルポートメモリのデー
タ転送方式を提供することができ、その効果は大である
。Therefore, according to the present invention, it is possible to provide a dual-port memory data transfer method that can be much more compatible with graphic display systems that will require higher-speed and more complex data processing in the future than the current one, and its effects are significant. be.
第１図は氷菓−の発明の一実施例によるデュアルポート
メモリを示すブロック構成図。
第２図は本第二の発明の一実施例の内部データ転送タイ
ミング図。
第３図は本第二の発明の一実施例のメモリのデータ転送
サイクルタイミング図。
第４図は本第三の発明のデュアルポートメモリを示すブ
ロック構成図。
第５図（ａ）〜（Ｃ）は本第四の発明の一実施例の内部
データ転送タイミング図。
第６図は本第四の発明の一実施例の書き込みデータ転送
サイクルタイミング図。
第７図は従来例のデュアルポートメモリを示すブロック
構成図。
第８図は従来例のメモリのデータ転送サイクルタイミン
グ図。
１０・・・ランダムアクセスメモリ部、１１・・・タイ
ミング発生回路、１２・・・列デコーダ、１３・・・人
出力バッファ、１４・・・アドレス人力バッファ、１５
・・・行デコーダ、１６・・・メモリセルアレイ、２０
．２０ａ・・・データ転送論理部、２１・・・データレ
ジスタ、２１ａ・・・第一データレジスタ、２２・・・
第二データレジスタ、３０・・・シリアル読み出し動作
部、３０ａ・・・シリアル動作部、３１・・・アドレス
カウンタ、３２・・・シリアルセレクタ、３３・・・出
力バッファ、３３ａ・・・人出力ハッファ、ＡＯ””Ａ
？・・・アドレス入力、ＣＡＳ・・・列アドレスストロ
ーブクロック、ＤＴ、ＤＴＩ、ＤＴ２・・・内部データ
転送クロック、ＤＴ・・・データ転送クロック、Ｉｌｏ
・・・データ入出力端子、ＲＡＳ・・・行アドレススト
ロ−フクロツク、ＳＣ・・・シリアルコントロールクロ
ック、Ｓ工・・・シリアルデータ人力、ＳＩＥ・・・シ
リアル入力イネーブルクロック、ＳＣ・・・シリアルデ
ータ出力、ＳＯＥ・・・シリアル出力イネーブルクロッ
ク、ｔ、％ｔ、０・・・タイミング、ｔＲＡＳ・・・Ｒ
ＡＳの低レベル期間、ｔｓｃｃ・・・ＳＣのサイクル時
間、Ｔｏ・・・古い行の読み出し期間、Ｔや・・・新し
い行の読み出し期間、ＷＥ・・・ライトイネーブルクロ
ック。
特許出願人 日本電気株式会社２、−。
代理人 弁理士 井 出 直 孝゛パ尾口の発明め
大ＷＩ例（内部デーフ耘處、タイミング→′Ｍ ５ 口
系 ６ 回FIG. 1 is a block diagram showing a dual port memory according to an embodiment of Hyouka's invention. FIG. 2 is an internal data transfer timing diagram of an embodiment of the second invention. FIG. 3 is a data transfer cycle timing diagram of a memory according to an embodiment of the second invention. FIG. 4 is a block diagram showing the dual port memory of the third invention. FIGS. 5(a) to 5(C) are internal data transfer timing diagrams of an embodiment of the fourth invention. FIG. 6 is a write data transfer cycle timing diagram of an embodiment of the fourth invention. FIG. 7 is a block diagram showing a conventional dual port memory. FIG. 8 is a data transfer cycle timing diagram of a conventional memory. DESCRIPTION OF SYMBOLS 10... Random access memory unit, 11... Timing generation circuit, 12... Column decoder, 13... Human output buffer, 14... Address human power buffer, 15
... Row decoder, 16 ... Memory cell array, 20
．． 20a...Data transfer logic unit, 21...Data register, 21a...First data register, 22...
Second data register, 30... Serial read operation section, 30a... Serial operation section, 31... Address counter, 32... Serial selector, 33... Output buffer, 33a... Human output huffer ,AO””A
? ...Address input, CAS...Column address strobe clock, DT, DTI, DT2...Internal data transfer clock, DT...Data transfer clock, Ilo
...data input/output terminal, RAS...row address stroke clock, SC...serial control clock, S engineering...serial data manually, SIE...serial input enable clock, SC...serial data Output, SOE...Serial output enable clock, t, %t, 0...Timing, tRAS...R
AS low level period, tscc...SC cycle time, To...old line read period, T...new line read period, WE...write enable clock. Patent applicant: NEC Corporation 2, -. Agent Patent attorney Nao Taka Ide ``Paper Oguchi's invention big WI example (internal deficit, timing →'M 5 mouth system 6 times
Claims (4)
セス可能なランダムメモリアクセス部と、前記メモリセ
ルアレイからシリアルにデータを読み出すシリアル読み
出し動作部と、前記メモリセルアレイと前記シリアル読
み出し動作部との間のデータの転送を制御するデータ転
送論理部と を備えたデュアルポートメモリにおいて、 前記データ転送論理部が、 第一内部データ転送クロックで制御され前記メモリセル
アレイから読み出したデータを一時蓄積する第一蓄積手
段と、第二内部データ転送クロックで制御され前記第一
蓄積手段に蓄積されたデータを取り込み一時蓄積し前記
シリアル読み出し動作部へ送出する第二蓄積手段と を含むことを特徴とするデュアルポートメモリ。(1) A random memory access section that includes a memory cell array and can randomly access data, a serial read operation section that serially reads data from the memory cell array, and a data transfer section between the memory cell array and the serial read operation section. A dual port memory comprising a data transfer logic unit that controls transfer, wherein the data transfer logic unit is controlled by a first internal data transfer clock and temporarily stores data read from the memory cell array; A dual port memory comprising: second storage means that is controlled by a second internal data transfer clock, takes in data stored in the first storage means, temporarily stores the data, and sends the data to the serial read operation unit.
セス可能なランダムメモリアクセス部と、前記メモリセ
ルアレイからシリアルにデータを読み出すシリアル読み
出し動作部と、第一内部データ転送クロックで制御され
前記メモリセルアレイから読み出したデータを一時蓄積
する第一蓄積手段と第二内部データ転送クロックで制御
され前記第一蓄積手段に蓄積されたデータを取り込み一
時蓄積し前記シリアル読み出し動作部へ送出する第二蓄
積手段とを含むシリアル読み出し動作部とを備えたデュ
アルポートメモリのデータ転送方法において、 前記ランダムアクセスメモリ部の行アドレスストローブ
クロックが活性化レベルのときに前記第一内部データ転
送クロックを活性化レベルにしてデータを前記メモリセ
ルアレイから読み出し前記第一蓄積手段に蓄積し、前記
行アドレスストローブクロックが非活性化レベルになっ
たときに前記第二内部データ転送クロックを活性化レベ
ルにしてデータを前記第一蓄積手段から前記第二蓄積手
段へ転送する ことを特徴とするデュアルポートメモリのデータ転送方
法。(2) a random memory access unit that includes a memory cell array and can randomly access data; a serial read operation unit that serially reads data from the memory cell array; and a serial read operation unit that serially reads data from the memory cell array, and a A serial number comprising a first accumulation means for temporarily accumulating data, and a second accumulation means controlled by a second internal data transfer clock, taking in the data accumulated in the first accumulation means, temporarily accumulating the data, and transmitting the data to the serial read operation section. In the data transfer method for a dual port memory having a read operation section, when a row address strobe clock of the random access memory section is at an active level, the first internal data transfer clock is set at an active level to transfer data to the memory. Data is read from the cell array and stored in the first storage means, and when the row address strobe clock becomes inactive, the second internal data transfer clock is activated to transfer data from the first storage means to the first storage means. A data transfer method for a dual port memory, characterized in that data is transferred to two storage means.
セス可能なランダムアクセスメモリ部と、シリアルに前
記メモリセルアレイからデータを読み出しまたは前記メ
モリセルアレイにデータを書き込むシリアル動作部と、
前記メモリセルアレイと前記シリアル動作部との間のデ
ータの転送を制御するデータ転送論理部と を備えたデュアルポートメモリにおいて、 前記データ転送論理部が、 第一内部データ転送クロックで制御され前記メモリセル
アレイから読み出されたデータまたは前記メモリセルア
レイに書き込むデータを一時蓄積する第一蓄積手段と、
第二内部データ転送クロックで制御され前記第一の蓄積
手段に蓄積されたデータを取り込み一時蓄積しまたは前
記シリアル動作部から取り込んだデータを前記第一蓄積
手段へ転送する第二蓄積手段と を含むことを特徴とするデュアルポートメモリ。(3) a random access memory section that includes a memory cell array and can randomly access data, and a serial operation section that serially reads data from or writes data to the memory cell array;
A dual port memory comprising a data transfer logic unit that controls data transfer between the memory cell array and the serial operation unit, wherein the data transfer logic unit is controlled by a first internal data transfer clock and the memory cell array is controlled by a first internal data transfer clock. first storage means for temporarily storing data read from the memory cell array or data written to the memory cell array;
and second storage means that is controlled by a second internal data transfer clock and takes in and temporarily stores the data stored in the first storage means or transfers the data taken in from the serial operation section to the first storage means. Dual port memory characterized by:
セス可能なランダムアクセスメモリ部と、シリアルに前
記メモリセルアレイからデータを読み出しまたは前記メ
モリセルアレイにデータを書き込むシリアル動作部と、
第一内部データ転送クロックで制御され前記メモリセル
アレイから読み出されたデータをまたは前記メモリセル
アレイに書き込むデータを一時蓄積する第一蓄積手段と
、第二内部データ転送クロックで制御され前記第一の蓄
積手段に蓄積されたデータを取り込み一時蓄積しまたは
前記シリアル動作部から取り込んだデータを前記第一蓄
積手段へ転送する第二蓄積手段とを備えたデュアルポー
トメモリのデータ転送方法において、 前記ランダムアクセスメモリ部の行アドレスストローブ
クロックおよびライトイネーブルクロックがそれぞれ活
性化レベルおよび非活性化レベルのときを読み出しサイ
クルとして、前記第一内部データ転送クロックを活性化
レベルにしてデータを前記ランダムアクセスメモリ部か
ら読み出し前記第一蓄積手段に蓄積し、前記行アドレス
ストローブクロックが非活性化レベルになったときに前
記第二内部データ転送クロックを活性化レベルにしてデ
ータを前記第一蓄積手段から前記第二蓄積手段へ転送し
、 前記行アドレスストローブクロックおよび前記ライトイ
ネーブルクロックがともに活性化レベルのときを書き込
みサイクルとして、前記第二内部データ転送クロックを
活性化レベルにしてデータを前記第二蓄積手段から前記
第一蓄積手段へ転送し、転送終了後前記第一内部データ
転送クロックを活性化してデータを前記メモリセルアレ
イへ書き込む ことを特徴とするデュアルポートメモリのデータ転送方
法。(4) a random access memory section that includes a memory cell array and can randomly access data; and a serial operation section that serially reads data from the memory cell array or writes data to the memory cell array;
a first storage means that is controlled by a first internal data transfer clock and temporarily stores data read from the memory cell array or data written to the memory cell array; and second storage means for taking in and temporarily storing data accumulated in the means or for transferring data taken in from the serial operation section to the first storage means, wherein the random access memory comprises: When a row address strobe clock and a write enable clock of the section are respectively at an activated level and a deactivated level as a read cycle, the first internal data transfer clock is set at an activated level and data is read from the random access memory section. The data is stored in a first storage means, and when the row address strobe clock becomes an inactivation level, the second internal data transfer clock is activated and the data is transferred from the first storage means to the second storage means. transfer the data, and when the row address strobe clock and the write enable clock are both at an active level as a write cycle, the second internal data transfer clock is set at an active level to transfer data from the second storage means to the first storage unit. A data transfer method for a dual port memory, characterized in that the data is transferred to the memory cell array, and after the transfer is completed, the first internal data transfer clock is activated to write the data to the memory cell array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254348A JPH0196896A (en) | 1987-10-08 | 1987-10-08 | Dual port memory and data transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254348A JPH0196896A (en) | 1987-10-08 | 1987-10-08 | Dual port memory and data transfer method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196896A true JPH0196896A (en) | 1989-04-14 |
Family
ID=17263745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254348A Pending JPH0196896A (en) | 1987-10-08 | 1987-10-08 | Dual port memory and data transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196896A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830344B2 (en) | 2000-04-28 | 2010-11-09 | Fujitsu Limited | Display panel including liquid crystal material having spontaneous polarization |
-
1987
- 1987-10-08 JP JP62254348A patent/JPH0196896A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7830344B2 (en) | 2000-04-28 | 2010-11-09 | Fujitsu Limited | Display panel including liquid crystal material having spontaneous polarization |
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