JPH0196893A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体記憶装置に関し、特にゲートアレイ構
成のスタティックＲＡＭにおけるメモリセルへのデータ
転送技術に係わる。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, and particularly to a data transfer technique to a memory cell in a static RAM having a gate array configuration.
（従来の技術）
ゲートアレイ構成のスタティックＲＡＭ（ＳＲＡＭ）は
通常第２図のように構成されており、これは一般に非同
期型スタティックＲＡＭと称されているものである。(Prior Art) A static RAM (SRAM) having a gate array configuration is usually configured as shown in FIG. 2, and is generally referred to as an asynchronous static RAM.
第２図のＳＲＡＭにあっては、メモリセルＭＣＩ 、Ｍ
Ｃ２・・・はそれぞれラッチ回路を構成するインバータ
Ｉｌ、１２と、２個のトランスミッションゲートＴＭＧ
Ｉ 、７ＭＧ２と、ラッチデータを出力するためのクロ
ックドインバータ１３とにより構成されている。In the SRAM of FIG. 2, memory cells MCI, M
C2... are inverters Il and 12, which respectively constitute a latch circuit, and two transmission gates TMG.
7MG2 and a clocked inverter 13 for outputting latched data.
データ書込み時には、書込み制御信号ＷＡＩが“Ｈ”、
ＷＡＩが“Ｌルーベルに所定期間制御され、その期間に
おいてトランスミッションゲートＴＭＣＩがオン、７Ｍ
Ｇ２がオフとなる。これによって、データ線ＤＬの電位
がトランスミッションゲートＴＭＧＬを介してインバー
タＩｔ、Ｉ２より成るラッチ回路に送られる。これによ
り、このラッチ回路ではデータ入力バッファ１を介して
データ線ＤＬに伝達された入力データＤＩがラッチされ
る。When writing data, the write control signal WAI is “H”,
WAI is controlled to "L rubel" for a predetermined period, and during that period, transmission gate TMCI is on, 7M
G2 is turned off. As a result, the potential of data line DL is sent to the latch circuit made up of inverters It and I2 via transmission gate TMGL. As a result, this latch circuit latches the input data DI transmitted to the data line DL via the data input buffer 1.
またデータ読み出し時には、読み出し制御信号ＲＡＬが
“Ｈ”レベルとなることによりクロックドインバータＩ
３がオンし、ラッチ回路で保持されているデータがビッ
ト線ＢＬに伝達され、そしてそれが出力バッファ回路２
により出力データとして読み出される。In addition, when reading data, the read control signal RAL goes to "H" level, so that the clocked inverter I
3 is turned on, the data held in the latch circuit is transmitted to the bit line BL, and the data is transferred to the output buffer circuit 2.
is read out as output data.
このように従来のＳＲＡＭでは、データ線ＤＬからメモ
リセルＭＣへのデータ転送、つまりラッチ回路へのデー
タの書込みをトランスミッションゲー）ＴＭＧＩを介し
て行なっていた。As described above, in the conventional SRAM, data transfer from the data line DL to the memory cell MC, that is, data writing to the latch circuit, is performed via the transmission gate (TMGI).
このトランスミッションゲートＴＭＧＩには、通常図示
のようにＰチャネルトランジスタとＮチャネルトランジ
スタとから成る両チャネル構成のものが使用される。こ
れは、ＰチャネルトランジスタまたはＮチャネルトラン
ジスタのみから成る片チャネル構成のトランスミッショ
ンゲートを用いると、データ線ＤＬの電位をラッチ回路
に転送する際にそのトランジスタのしきい値分だけレベ
ル変動が生じてしまうからである。例えば、Ｐチャネル
トランジスタで“Ｌ０レベル信号を伝達する際には、そ
のＰチャネルトランジスタのしきい値電圧の絶対値分だ
けのレベル上昇を招き、またＮチャネルトランジスタで
“Ｈ”レベル信号を伝達する際にはそのしきい値電圧分
のレベル低下を招く。したがって、動作の信頼性を確保
するためには前述のように両チャネル構成のトランスミ
ッションゲートを使用することが重要である。This transmission gate TMGI normally has a dual-channel configuration consisting of a P-channel transistor and an N-channel transistor as shown in the figure. This is because if a single-channel transmission gate consisting of only P-channel transistors or N-channel transistors is used, when the potential of the data line DL is transferred to the latch circuit, the level will fluctuate by the threshold value of that transistor. It is from. For example, when a P-channel transistor transmits a "L0" level signal, the level increases by the absolute value of the threshold voltage of the P-channel transistor, and an "H" level signal is transmitted using an N-channel transistor. In this case, the level decreases by the threshold voltage.Therefore, in order to ensure operational reliability, it is important to use a transmission gate with a dual channel configuration as described above.
しかしながら、このようにデータ線ＤＬからメモリセル
への信号伝達を両チャネル構成のトランスミッションゲ
ートで行なう構成にすると、データ線ＤＬにはそのトラ
ンスミッションゲートを構成するＰチャネルトランジス
タおよびＮチャネルトランジスタのそれぞれのドレイン
８全が付加される事になるため、データ入力バッファ１
からデータ線ＤＬへのデータ転送に遅延が生じる。した
がって、データ書込みに時間がかかる問題がある。However, if the data line DL is configured to transmit signals from the data line DL to the memory cell using a transmission gate having a dual channel configuration, the data line DL has the drains of each of the P-channel transistor and the N-channel transistor that make up the transmission gate. 8 will be added, so data input buffer 1
A delay occurs in data transfer from the data line DL to the data line DL. Therefore, there is a problem in that it takes time to write data.
この問題に対して、従来はデータ入力バッファ１の電流
駆動能力を大きくすることで対処していた。しかし、今
後素子の微細化が進みメモリ容量が拡大されるにつれて
前述のトランスミッションゲートに起因する遅延は益々
大きくなるので、データ入力バッファの電流駆動能力を
大きくしても単にパターンエリアの増大を招くだけで、
その遅延の問題を解決することは困難である。Conventionally, this problem has been dealt with by increasing the current drive capability of the data input buffer 1. However, as devices become smaller and memory capacities expand in the future, the delay caused by the transmission gate described above will become larger and larger, so increasing the current drive capability of the data input buffer will only lead to an increase in the pattern area. in,
Solving the delay problem is difficult.
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来では
トランスミッションゲートによりデータ線に付加される
容量が原因でメモリセルへのデータ転送が遅くなった点
を改善し、メモリセルへ伝送するデータのレベル変動を
招くことなくデータ線に付加される容量を軽減し、動作
の信頼性が高くしかもメモリセルへデータを高速に書込
む事のできる半導体記憶装置を提供する事を目的とする
。(Problems to be Solved by the Invention) This invention was made in view of the above-mentioned circumstances, and solves the problem that in the past, data transfer to memory cells was slow due to the capacitance added to the data line by the transmission gate. We have developed a semiconductor memory device that reduces the capacitance added to data lines without causing level fluctuations in the data transmitted to memory cells, has high operational reliability, and can write data to memory cells at high speed. The purpose is to provide.
［発明の構成］
（問題点を解決するための手段）
この発明による半導体記憶装置にあっては、入力データ
に応じて高レベルまたは低レベルのデータを出力する入
力バッファと、この入力バッファから出力される高レベ
ルデータだけが供給される第１のデータ線と、前記入力
バッファから出力される低レベルデータだけが供給され
る第２のデ−タ線と、データを記憶するためのデータ記
憶手段と、前記第１のデータ線に一端が接続され他端が
前記データ記憶手段の入力に結合されるＰチャネルトラ
ンジスタと、前記第２のデータ線に一端が接続され他端
が前記データ記憶手段の入力に結合されるＮチャネルト
ランジスタと、読み出し制御信号によりスイッチング制
御され、前記データ記憶手段に記憶されたデータをデー
タ出力線に出力する出力手段とを具備し、前記Ｐチャネ
ルトランジスタおよびＮチャネルトランジスタを書込み
制御信号に応じて共にオンまたはオフの共通の状態にス
イッチング制御したものである。[Structure of the Invention] (Means for Solving the Problems) A semiconductor memory device according to the present invention includes an input buffer that outputs high-level or low-level data according to input data, and an output from the input buffer. a first data line to which only high level data output from the input buffer is supplied; a second data line to which only low level data output from the input buffer is supplied; and data storage means for storing data. a P-channel transistor having one end connected to the first data line and the other end coupled to the input of the data storage means; one end connected to the second data line and the other end of the data storage means; an N-channel transistor coupled to an input; and an output means whose switching is controlled by a read control signal and outputs the data stored in the data storage means to a data output line, the P-channel transistor and the N-channel transistor Switching is controlled to a common state of on or off in response to a write control signal.
（作用）
前記構成の半導体記憶装置にあっては、高レベルデータ
はＰチャネルトランジスタを介して、また低レベルデー
タはＮチャネルトランジスタを介してデータ記憶手段に
伝達される。このため、レベル変動を招くことなくデー
タ伝送を行なうことができる。しかも、第１のデータ線
に接続されるトランジスタはＰチャネルトランジスタだ
けとなり、また第２のデータ線に接続されるトランジス
タはＮチャネルトランジスタだけとなるので、データ線
に付加される容量を従来の半分に低減することができる
。したがって、動作の信頼性を維持した状態でメモリセ
ルへのデータ書込みを高速に行なうことが可能となる。(Operation) In the semiconductor memory device having the above configuration, high level data is transmitted to the data storage means via the P channel transistor, and low level data is transmitted via the N channel transistor. Therefore, data transmission can be performed without causing level fluctuations. Moreover, the transistors connected to the first data line are only P-channel transistors, and the transistors connected to the second data line are only N-channel transistors, so the capacitance added to the data line is reduced to half of the conventional one. can be reduced to Therefore, it is possible to write data into memory cells at high speed while maintaining operational reliability.
（実施例）
以下、第１図を参照してこの発明の一実施例を説明する
。(Embodiment) An embodiment of the present invention will be described below with reference to FIG.
第１図に示されているように、この半導体記憶装置はゲ
ートアレイ構成から成る非同期型のＳＲＡＭであり、メ
モリセルＭＣＩ ’ 、ＭＣ２’・・・はそれぞれラッ
チ回路を構成するインバータＩｔ、１２と、２個のトラ
ンスミッションゲートＴＭＧＩ ’ 、７ＭＧ２と、ラ
ッチデータを出力するためのクロックドインバータ■３
とにより構成されている。As shown in FIG. 1, this semiconductor memory device is an asynchronous SRAM having a gate array configuration, and memory cells MCI', MC2', . , two transmission gates TMGI', 7MG2, and a clocked inverter ■3 for outputting latched data.
It is composed of.
トランスミッションゲートＴＭＧＩ ’ はデータ線の
データをメモリセル内のラッチ回路に伝達するためのも
のであるが、そのデータ線を図示のように２本設けるこ
とで、“Ｈ”レベルデータはＰチャネルトランジスタロ
１を介して、また“Ｌ＃レベルデータはＮチャネルトラ
ンジスタロ２を介して伝達できるようになっている。The transmission gate TMGI' is for transmitting the data on the data line to the latch circuit in the memory cell, but by providing two data lines as shown in the figure, "H" level data is transferred to the P-channel transistor circuit. 1, and "L# level data can be transmitted via the N-channel transistor 2.
すなわち、トランスミッションゲー）ＴＭＧｉ’を構成
するＰチャネルトランジスタロ１およびＮチャネルトラ
ンジスタロ２の各ドレインはラッチ回路のインバータ１
１の入力に共通に接続されており、そのＰチャネルトラ
ンジスタロ１のソースは“Ｈ”レベルデータだけが供給
されるデータ線ＤＬＨに接続され、一方Ｎチャネルトラ
ンジスタＱ２のソースは“Ｌ”レベルデータだけが供給
されるデータ線ＤＬＬに接続されている。そして、Ｐチ
ャネルトランジスタロ１のゲートには書込み時に“Ｌ”
レベルとなる書込み制御信号ＷＡＩが１共給され、Ｎチ
ャネルトランジスタＱ２のゲートには書込み時にＨ”レ
ベルとなる書込み制御信号ＷＡＩが供給されている。こ
の書込み制御信号ＷＡＩ 、ＷＡＩはソース・ドレイン
間の電流通路が並列接続されたＮチャネルトランジスタ
Ｑ３とＰチャネルトランジスタＱ４より成るトランスミ
ッションゲートＴＭＧ２にも供給されており、そのＮチ
ャネルトランジスタＱ３のゲートには書込み信号ＷＡＩ
が、またＰチャネルトランジスタＱ４のゲートには書込
み信号ＷＡＩが供給される。That is, each drain of the P-channel transistor RO 1 and the N-channel transistor RO 2 constituting the transmission gate TMGi' is connected to the inverter 1 of the latch circuit.
The source of the P-channel transistor Q2 is connected to the data line DLH to which only "H" level data is supplied, while the source of the N-channel transistor Q2 is connected to the "L" level data. It is connected to the data line DLL, which is supplied only with the data line DLL. The gate of the P-channel transistor Ro1 is set to “L” during writing.
A write control signal WAI which becomes a high level is supplied to the gate of the N-channel transistor Q2, and a write control signal WAI which becomes a high level during writing is supplied to the gate of the N-channel transistor Q2.The write control signals WAI and WAI are connected between the source and drain. The current path is also supplied to a transmission gate TMG2 consisting of an N-channel transistor Q3 and a P-channel transistor Q4 connected in parallel, and a write signal WAI is supplied to the gate of the N-channel transistor Q3.
However, write signal WAI is also supplied to the gate of P-channel transistor Q4.
また、入力データバッファ１′は、ソースが電源ＶＤＤ
端子に接続されドレインがデータ線ＤＬＨに接続された
ＰチャネルトランジスタＱＩＯと、ソースが接地ＶＳＳ
端子に接続されドレインがデータ線ＤＬＬに接続された
ＮチャネルトランジスタＱｌｌとにより構成されており
、それらのトランジスタＱ １０． Ｑ １１のゲー
トには入力データＤＩが供給されている。In addition, the input data buffer 1' has a source connected to the power supply VDD.
A P-channel transistor QIO whose drain is connected to the data line DLH and whose source is connected to the ground VSS
terminal, and an N-channel transistor Qll whose drain is connected to the data line DLL, and these transistors Q10. Input data DI is supplied to the gate of Q11.
次にこの半導体記憶装置の動作を説明す゛る。Next, the operation of this semiconductor memory device will be explained.
まず“Ｌ″レベル入力データが供給されると、入力デー
タバッフ７１′のＰチャネルトランジスタＱＩＯがオン
し、データ線ＤＬＨにはデータ”Ｈ″が伝送される。デ
ータ書込み時には、書込み信号ＷＡＩがＬ”、ＷＡＩが
Ｈ”レベルとなるので、トランスミッションゲートＴＭ
０１′のトランジスタＱｌ、Ｑ２は共にオン状態となり
、トランスミッションゲートＴＭＧ２のトランジスタＱ
３．Ｑ４は共にオフ状態となる。したがって、データ線
ＤＬＨの“Ｈ”レベルデータはＰチャネルトランジスタ
ロ１を介してラッチ回路の入力つまりインバータ１１の
入力に伝達される。この場合、“Ｈ″レベルデータＰチ
ャネルトランジスタで伝達しているため、レベルの低下
が生じることはない。First, when "L" level input data is supplied, the P channel transistor QIO of the input data buffer 71' is turned on, and data "H" is transmitted to the data line DLH. When writing data, the write signal WAI goes to L" and WAI goes to H" level, so the transmission gate TM
Transistors Ql and Q2 of transmission gate TMG2 are both turned on, and transistor Q of transmission gate TMG2 is turned on.
3. Q4 are both turned off. Therefore, "H" level data on data line DLH is transmitted to the input of the latch circuit, ie, the input of inverter 11, via P channel transistor RO1. In this case, since the "H" level data is transmitted by the P channel transistor, the level does not drop.
また、“Ｈ″レベル入力データが供給された場合には、
入力データバッフ７１′のＮチャネルトランジスタＱｌ
ｌがオンし、これによってデータ線ＤＬＬに“Ｌ″レベ
ルデータ伝送される。そして、書込み時においてこの′
Ｌ“レベルデータは、Ｎチャネルトランジスタロ２を介
してインバータ１１の入力に伝達される。この場合にも
、Ｎチャネルトランジスタで“Ｌ”レベルデータを伝達
しているためレベル変化を招くことなくデータ伝送でき
る。Furthermore, when “H” level input data is supplied,
N-channel transistor Ql of input data buffer 71'
1 is turned on, thereby transmitting "L" level data to the data line DLL. Then, when writing, this ′
The "L" level data is transmitted to the input of the inverter 11 via the N-channel transistor 2. In this case as well, since the "L" level data is transmitted by the N-channel transistor, the data is transmitted without causing a level change. Can be transmitted.
そして、書込み制御信号ＷＡＩが “Ｌ” から“Ｈ″
、ＷＡｌが“Ｈ“から“Ｌ″レベル切替わると、今度は
トランスミッションゲートＴＭＧＬ ’のトランジスタ
Ｑｌ、Ｑ２が共にオフ、トランスミッションゲートＴＭ
Ｇ２のトランジスタＱ３．Ｑ４が共にオンとなる。これ
によって、データ線ＤＬＨまたはＤＬＬからの“Ｈ”ま
たはＬ”データは、インバータＩＩ、！２から成るラッ
チ回路でラッチされる。Then, the write control signal WAI changes from “L” to “H”
, WAl switches from "H" to "L" level, both transistors Ql and Q2 of transmission gate TMGL' are turned off, and transmission gate TM
G2 transistor Q3. Both Q4 are turned on. As a result, "H" or "L" data from data line DLH or DLL is latched by the latch circuit composed of inverters II and !2.
データ読み出し時には、読み出し制御信号ＲＡＩが“Ｈ
ルベルとなることによりクロックドインバータＩ３がオ
ンし、ラッチ回路で保持されているデータがビット線Ｂ
Ｌに伝達され、そしてそれが出力データバッファ２から
出力データＤｏとして読み出される。When reading data, the read control signal RAI is “H”.
The clocked inverter I3 is turned on by becoming the level, and the data held in the latch circuit is transferred to the bit line B.
Then, it is read out from the output data buffer 2 as output data Do.
このようにこの発明の半導体記憶装置にあっては、“Ｈ
“レベルデータが供給されるデータ線ＤＬＨからメモリ
セル内へのデータ転送をＰチャネルトランジスタロ１で
行ない、“Ｌ”レベルデータが供給されるデータ線ＤＬ
Ｈからメモリセル内へのデータ転送をＮチャネルトラン
ジスタロ２で行なっているので、レベル変動を招くこと
なくデータ伝送を行なうことができる。しかも、データ
線ＤＬＨに接続されるトランジスタはＰチャネルトラン
ジスタロ１だけとなり、またデータ線ＤＬＬに接続され
るトランジスタはＮチャネルトランジスタロ２だけとな
るので、データ線に付加される容量が従来の半分になる
。したがって、データ線に”Ｈ″レベル伝送する場合と
′Ｌ＃レベルを伝送する場合のそれぞれにおいて、デー
タ線の電位を高速に確定することができ、メモリセルへ
のデータの書込みの高速化が実現できる。In this way, in the semiconductor memory device of the present invention, “H
“Data transfer from data line DLH to which level data is supplied into the memory cell is performed by P-channel transistor 1, and data line DL to which “L” level data is supplied
Since data transfer from H to the inside of the memory cell is performed by the N-channel transistor RO 2, data transmission can be performed without causing level fluctuations. Moreover, the only transistor connected to the data line DLH is P-channel transistor RO 1, and the only transistor connected to data line DLL is N-channel transistor RO 2, so the capacitance added to the data line is half that of the conventional one. become. Therefore, the potential of the data line can be determined quickly when transmitting the "H" level and when transmitting the 'L# level to the data line, realizing faster writing of data to memory cells. can.
［発明の効果］
以上のようにこの発明によれば、メモリセルへ伝達する
データレベルに変動を生じさせることなくデータ線に付
加される容量を軽減できるため、動作の信頼性を維持し
た状態でメモリセルヘデータ書込みを高速に行なうこと
ができるようになる。[Effects of the Invention] As described above, according to the present invention, it is possible to reduce the capacitance added to the data line without causing any fluctuation in the data level transmitted to the memory cells. Data can be written to memory cells at high speed.
第１図はこの発明の一実施例に係わる半導体記憶装置を
説明する回路図、第２図は従来の半導体記憶装置を説明
する回路図である。
ＭＣＩ ’ 、ＭＣ２’・・・メモリセル、１′・・・
入力データバッファ、２・・・出力データバッファ、Ｔ
ＭＧＬ ’ 、ＴＭＧ２・・・トランスミッションゲー
ト、１１．Ｉ２・・・インバータ、Ｉ３・・・クロック
ドインバータ、Ｑｌ、Ｑ４．ＱＩＯ・・・Ｐチャネルト
ランジスタ、Ｑ２．Ｑ３．Ｑｌｌ・・・Ｎチャネルトラ
ンジスタ。
出願人代理人 弁理士 鈴江武彦FIG. 1 is a circuit diagram illustrating a semiconductor memory device according to an embodiment of the present invention, and FIG. 2 is a circuit diagram illustrating a conventional semiconductor memory device. MCI', MC2'...Memory cell, 1'...
Input data buffer, 2... Output data buffer, T
MGL', TMG2...transmission gate, 11. I2... Inverter, I3... Clocked inverter, Ql, Q4. QIO...P channel transistor, Q2. Q3. Qll...N channel transistor. Applicant's agent Patent attorney Takehiko Suzue
Claims (2)
ータを出力する入力バッファと、この入力バッファから
出力される高レベルデータだけが供給される第１のデー
タ線と、 前記入力バッファから出力される低レベルデータだけが
供給される第２のデータ線と、 データを記憶するためのデータ記憶手段と、前記第１の
データ線に一端が接続され他端が前記データ記憶手段の
入力に結合されるＰチャネルトランジスタと、 前記第２のデータ線に一端が接続され他端が前記データ
記憶手段の入力に結合されるＮチャネルトランジスタと
、 読み出し制御信号によりスイッチング制御され、前記デ
ータ記憶手段に記憶されたデータをデータ出力線に出力
する出力手段とを具備し、前記Ｐチャネルトランジスタ
およびＮチャネルトランジスタは書込み制御信号に応じ
て共にオンまたはオフの共通の状態にスイッチング制御
されることを特徴とする半導体記憶装置。(1) An input buffer that outputs high level or low level data according to input data, a first data line to which only high level data output from the input buffer is supplied, and a first data line that outputs high level data from the input buffer. a second data line to which only low level data is supplied; a data storage means for storing data; one end connected to the first data line and the other end coupled to an input of the data storage means; an N-channel transistor whose one end is connected to the second data line and whose other end is coupled to the input of the data storage means; the switching of which is controlled by a read control signal and which is stored in the data storage means; output means for outputting data to a data output line, wherein the P-channel transistor and the N-channel transistor are both controlled to switch to a common state of on or off according to a write control signal. Storage device.
接続され他端が前記第１のデータ線に接続されたＰチャ
ネルトランジスタと、一端が接地電位供給端子に接続さ
れ他端が前記第２のデータ線に接続されたＮチャネルト
ランジスタとを備え、これらのトランジスタのゲートに
は前記入力データが供給されることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。(2) The input buffer includes a P-channel transistor having one end connected to the power supply potential supply terminal and the other end connected to the first data line, and one end connected to the ground potential supply terminal and the other end connected to the second data line. 2. The semiconductor memory device according to claim 1, further comprising an N-channel transistor connected to the data line of the semiconductor memory device, and the input data is supplied to the gates of these transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254995A JPH0196893A (en) | 1987-10-09 | 1987-10-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254995A JPH0196893A (en) | 1987-10-09 | 1987-10-09 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0196893A true JPH0196893A (en) | 1989-04-14 |
Family
ID=17272747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254995A Pending JPH0196893A (en) | 1987-10-09 | 1987-10-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196893A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013146563A1 (en) * | 2012-03-29 | 2013-10-03 | 国立大学法人九州工業大学 | Semiconductor memory device |
-
1987
- 1987-10-09 JP JP62254995A patent/JPH0196893A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013146563A1 (en) * | 2012-03-29 | 2013-10-03 | 国立大学法人九州工業大学 | Semiconductor memory device |
| JP2013206512A (en) * | 2012-03-29 | 2013-10-07 | Kyushu Institute Of Technology | Semiconductor storage device |
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