JPH0195331A

JPH0195331A - パイプライン処理システム

Info

Publication number: JPH0195331A
Application number: JP25238787A
Authority: JP
Inventors: Hidenobu Ota; 大田　秀信; Atsushi Sakurai; 厚桜井; Taizo Sato; 泰造佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-10-08
Filing date: 1987-10-08
Publication date: 1989-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概　要〕高速分岐機構を有するパイプライン処理システムに関し
、分岐命令成功による空サイクルを少なくしてパイプライ
ン処理の高速化を図ることを目的とし、分岐命令成功時
にその分岐命令のアドレスを登録し、その分岐命令のア
ドレスと現在実行命令のアドレスとを比較する連想記憶
回路と、分岐命令成功時にその分岐命令の分岐先命令を
登録し、現在実行命令のアドレスが登録された分岐命令
のアドレスにヒツトしたときに分岐命令の分岐先命令を
送出する命令記憶回路と、分岐命令成功時にその分岐命
令の分岐先アドレス＋命令記憶回路に登録された分岐先
命令のバイト数のアドレスを登録し、現在実行命令のア
ドレスがその分岐命令のアと、を具備し、現在実行命令
のアドレスが登録された分岐命令のアドレスにヒツトし
たときには命令記憶回路をパイプライン処理用の命令キ
ューステージに、アドレス記憶回路をパイプライン処理
用のブリフェッチカウンタに接続するように構成する。

〔産業上の利用分野〕

本発明は高速分岐機構を有するパイプライン処理システ
ムに関する。

〔従来の技術〕

マイクロプロセッサにおいて高速性を追求していくと、
大型コンピュータで用いられているパイプライン処理が
必要となる。パイプライン処理とは一命令を複数の処理
単位に分け、見かけ上、命令が並列に実行されているよ
うな処理である。第１３図に３段のパイプラインの例を
示す。すなわち、第１３図においては、−命令を命令フ
ェッチＩＦ、命令デコードＩＤ、実行ＥＸの処理単位に
分け、見かけ上、３つの命令が並列に実行されている。

〔発明が解決しようとする問題点〕

しかしながら、上述のパイプライン処理においては、分
岐命令（ループ命令）の実行時に問題が生ずる。プログ
ラムがループを形成している場合、たとえば、Ｘ０ＲＡ（Ａをゼロにする）ＬＤ　　　Ｂ、ｌＯ（カウンタの初期設定）ＬＤ　　　
１１．１　　　（ポインタの初期設定）ＬＯＯＰＩ　　
ＡＯＤ　　Ａ、ＩＩ　　　（Ａ←Ａ＋Ｈ）ＩＮＣＨ（Ａ
←Ｈ＋　１　）ＤＪＮＺ　　ＬＯＯＰＩ　　（Ｂ　”　８　１）で示さ
れる場合、ＤＩＮＺ　ＬＯＯＰＩが分岐命令、ＡＤＤ　
Ａ。

Ｈが分岐先命令である。すなわち、第１４Ａ図、第１４
Ｂ図に示すように、分岐命令の実行サイクル（Ｅ　Ｘ）
時には、既にフェッチされている分岐命令の次のアドレ
スの命令のデコード（ＩＤ）に入る。このとき、分岐失
敗時（ループ制御が行われないとき）には、第１２Ａ図
に示すように、通常のパイプライン処理が行われるが、
分岐成功時（ループ制御が行われるとき）には、第１２
Ｂ図に示すように、改めて分岐先命令のフェッチ（ＩＦ
）を行うことによりパイプライン処理上空サイクルが発
生する。このように、ループ回数−１の数だけ改めて分
岐先命令の命令のフェッチを行う必要があるため、パイ
プライン処理上の（ループ回数−１）個の空サイクルが
発生して実行時間の遅れが大きくなるという問題点があ
った。

従って、本発明の目的は、分岐命令成功による空サイク
ルを少なくしてパイプライン処理の高速化を図ることに
ある。

〔問題点を解決するための手段〕

上述の問題点を解決するための手段は第１Ａ図に示され
る。すなわち、連想記憶回路１、命令記憶回路２、およ
びアドレス記憶回路３が設けられており、分岐命令成功
時すなわち分岐命令の実行時（ＷＲ＝“ｌ”）には、分
岐命令のアドレスが連想記憶回路１に、分岐先命令が命
令記憶回路２に、分岐先アドレス＋命令記憶回路２に格
納された命令のバイト数のアドレスがアドレス記憶回路
３に登録される。また、連想記憶回路ｌは登録された分
岐命令のアドレスと現在実行命令のアドレスとを比較し
、この結果、現在実行命令のアドレスが登録された分岐
命令のアドレスにヒツト（−致）したときには、ヒツト
信号が発生される。この結果、命令記憶回路２はその分
岐命令の分岐先命令をパイプライン処理用の命令キュー
ステージ４に送出し、アドレス記憶回路３はその分岐命
令の分岐先アドレス＋命令記憶回路２に格納された命令
のバイト数のアドレスをパイプライン処理用のブリフェ
ッチステージ５に送出する。つまり、このブリフェッチ
ステージ５は通常はブリフェッチアドレスに対応する命
令を出力しており、連想記憶回路１がヒツトしたときの
み対応するＷＡＹに格納されているアドレスの命令を出
力する。なお、ＬＲυ（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ
　Ｕｓｅｄ）は最後に使用した時刻で最も新しいものを
取出すように管理するシステムであって、何本かあるー
ＡＹの中で最近使用されなかったもので一番古いものを
示すＷＡＹ発生回路である。

第１Ａ図において連想記憶回路２に有効ビットが付加さ
れている場合の第１Ａ図の動作が第１Ｂ図に示されてい
る。

〔作　用〕

第２Ａ図、第２Ｂ図、第３Ａ図、第３Ｂ図を参照して作
用を説明する。

第２Ａ図、第２Ｂ図はミスヒツト時の場合、すなわち、
分岐命令が連想記憶回路１に登録されていない場合にあ
って且つ分岐命令がデコードされた場合を示す。この場
合には、分岐命令のデコード（ＩＤ）時には、分岐命令
のアドレス＋命令記憶回路２に格納された命令のバイト
数の命令のフェッチ（ＩＤ）が行われ、分岐命令の実行
（ＥＸ）時には分岐命令のアドレス＋命令記憶回路２に
格納された命令のバイト数の命令のデコード（ＩＤ）が
行われる。このとき、分岐命令の実行（ＥＸ）により分
岐命令が成功した場合（ループ制御が行われた場合）に
は、分岐先命令を実行することになるが、この場合、第
２Ａ図に示すように、上記の分岐命令の７ドレス＋命令
記憶回路２に格納された命令のバイト数の命令の実行は
中止され、改めて分岐先命令のフェッチ、デコードを行
う必要がある。従って、第２Ａ図に示すごとく空サイク
ルが発生する。本発明においては、このようなミスヒン
ト時且つ分岐命令成功時には、分岐命令のアドレス、分
岐先命令、分岐先アドレス＋命令記憶回路２に格納され
た命令のバイト数が、それぞれ、連想記憶回路１、命令
記憶回路２、アドレス記憶回路３に格納（登録）される
。他方、分岐命令の実行（ＥＸ）により分岐命令が失敗
した場合（ループ制御が行われなかった場合）、分岐命
令のアドレス＋命令記憶回路２に格納された命令のバイ
ト数の命令の実行（Ｅ　Ｘ）が行われ、従って、この場
合、第１１図の場合と同様、通常のパイプライン処理が
行われる。

第３Ａ図、第３Ｂ図はヒツト時の場合、すなわち、分岐
命令が連想記憶回路１に登録されている場合にあって且
つ分岐命令がデコードされた場合を示す。この場合には
、分岐命令のデコード（ＴＤ）時に、ヒツト信号が発生
され、この結果、分岐命令の実行（Ｅ　Ｘ）時には、命
令記憶回路２から送出された分岐先命令のデコード（Ｉ
Ｄ）が行われると共に、アドレス記憶回路３から送出さ
れた分岐先アドレス＋命令記憶回路２に格納された命令
のバイト数の命令のフェッチ（ＩＦ）が行われる。この
とき、分岐命令の実行（Ｅ　Ｘ）により分岐命令が成功
した場合には、第３Ａ図に示すように、分岐先命令の実
行（Ｅ　Ｘ）が行われると共に、分岐先アドレス＋命令
記憶回路２に格納された命令のバイト数の命令のデコー
ド（ＩＤ）が行われる。他方、分岐命令の実行（ＥＸ）
により分岐命令が失敗した場合には、分岐先命令の実行
は中止され、改めて分・岐命令のアドレス＋命令記憶回
路２に格納された命令のバイト数の命令のフェッチ、デ
コードを行う必要がある。従って、第３Ｂ図に示すごと
く空サイクルが発生する。

本発明は、１回分岐命令が分岐成功した場合には、次に
その分岐命令が出現した場合も同方向に分岐する確率が
高いことに着目したものである。

つまり、分岐命令ループに入る前は、第２Ｂ図の状態で
パイプライン処理が行われ、最初の分岐命令の成功で第
２Ａ図の状態でパイプライン処理が行われるが、引き続
いての分岐命令成功では第３Ａ図の状態でパイプライン
処理が行われ、分岐命令ループを出るとき（すなわち、
分岐命令の分岐が失敗したとき）、第３Ｂ図の状態でパ
イプライン処理が行われる６従って、空サイクルが発生
する回数は２回である。

〔実施例〕

以下、第１Ａ図の詳細について説明する。

第４図は第１Ａ図の連想記憶回路１の詳細な回路図であ
る。第４図において、ライトバッファＷＢ４．ＷＢｉ、
１．ＷＢ＋＊ｚ、　”’は分岐命令（７）７　）’　し
７．ＷＤｉ。

ＷＤ、、、、ＷＤ、や２．・・・をラッチするためのも
のであり、同期回路ＣＳｚ、Ｃ３＋、＋、Ｃ３ｔ、ｚ、
・・・はプログラムカウンタ（ＰＣ、図示せず）からの
現在実行命令のアドレスＰＣ４，Ｐｃｔ−＋、ＰＣＢ＋
ｚ、・・・をラッチするものであり、連想記憶要素ＣＡ
Ｍ、、　ＣＡＭ、や、、ＣＡＭｉ。２．・・・はライト
バッファ匈Ｂ、、ＷＢ盈、１．賀Ｂｉ４□、・・・の出
力Ｄ　＋＋　Ｄ　ｉ　：　Ｄ　ｉ＋ｌ＋Ｄ　＋＋Ｉ；Ｄ
ｉ＋ｌ　Ｄｉ＊２＋　”’と同期回路Ｃ３Ｈ，Ｃ５４，
＋、Ｃ５４−ｚ。

・・・の出力Ｃ８，でｉ　ｒ　Ｃｉ＋１＋τｉ、１；　
Ｃ４＋２＋で、。１・・・との比較を行うものであり、
すべてのビットが一致したときにはヒント信号ＨＩＴが
発生する。

第４図の書込み動作について第５図のタイミング図を参
照して説明する。ライトバッファＷＢ、において、Ｔｏ
でφ１＝″０″となるので、トラン　′ジスタ’ｒ＋、
’ｒｚがオンとなり、従って、Ｄ、、Ｄ。

は共にハイレベルとなる。つまり、Ｄ、、Ｄ、はプリチ
ャージされる。ミスヒント時に分岐命令が成功した場合
には、図示しない制御回路によりＴ１にて信号−Ｒ，Ｗ
ＡＹが“１”とされ、従って、トランジスタＴｓ　、Ｔ
Ｏ、Ｔｓ　、Ｔｂがオンとなり、この結果、書込みデー
タＷＤ＋（分岐命令アドレスの１ビツト）は連想記憶要
素ＣＡＭ！にラッチされる。

次に、第４図のヒント判定動作について第６図を参照し
て説明する。始めに、同期回路ＣＳｉにおいては、Ｔ１
にてφＯ＝“θ″となり、トランジスタＴ□、Ｔ１□が
オンとなり、従って、Ｃ，、Ｃ。

はローレベルとなる（プリチャージに相当）。次にＴｏ
にてφＯ＝“ｌ”となるとトランジスタＴ、、、Ｔ、６
がオンとなり、従って、プログラムカウンタＰＣのアド
レスビットＰＣ正に応じてトランジスタＴ＋ｆｆ＋Ｔ１
４の一方がオン、他方がオフとされ、この結果、でｉ、
Ｃ４はアドレスビットＰＣ８に応じたレベルとなる。つ
まり、論理的に、で、　＝ＰＣｔ。

Ｃム＝ｐｃｉである。

また、連想記憶要素ＣＡＭ、においては、ＴＩにてφ０
＝″Ｏ″であるのでトランジスタＴ１．がオンとされて
ヒツト信号線１（ＩＴがプリチャージされ、ＴＯにて、
でｉ、ｃｉがトランジスタＴ　＊、　Ｔ　＋。に供給さ
れる。たとえば、ＰＣ４（＝Ｃ！　）　＝“１”。

ＷＤえ＝“１”とすると、トランジスタＴ　？、　Ｔ　
＋　ｏがオンとなり、また、トランジスタＴＩ、ＴＩが
オフとなり、従って、ヒツト信号線ＨＩＴはディスチャ
ージされずハイレベルを保持する。また、　ＰＣ五（＝
Ｃ五）＝“０”、ＷＤ、＝“ｌ”とすると、トランジス
タＴ？、ＴＩがオンとなり、従って、ヒツト信号線旧Ｔ
はディスチャージされてローレベルとなる。つまり、Ｗ
Ｄｉ、ＷＤｉやＩ＋Ｓ’ｌＤｉ＋ｔ、・・・とＰＣ４，
Ｐｃｔ＋＋。

ｐｃ、、、、・・・とがすべて論理的に一致したときの
み、ヒツト信号線旧Ｔはハイレベルに保持され、ヒツト
信号となる。

第７図は第１図の命令記憶回路２の詳細な回路図、第８
図は第１図のアドレス記憶回路３の詳細な回路図である
。すなわち、命令記憶回路２およびアドレス記憶回路３
は同様な構成であって、ライトバッファーＪＪＢＪ、＋
、ＷＢｊ４ｇ、・・・（引り、引り、、。

ＷＢ、、、、・・・）およびランチ回路ＲＡＭｊ、ＲＡ
Ｍｊ＋＋。

ＲＡＭｊ、ｚ、・・・（ＲＡＭｔ、、　Ｒ静ｉ＋＊＋、
　ＲＡＭｋ＋ｚ、・・・）よりなる。

また、ライトバッファＷＢ、　（ＷＢｔ、）は第４図の
ライトバッファＷＢ、と同一構成である。また、ラッチ
回路ＲＡＪ　（ＲＡＭｂ）の入力部も第４図の連想記憶
要素ＣＡＭ、の入力部と同一構成である。従って、命令
記憶回路２およびアドレス記憶回路３の書込み動作は連
想記憶回路１の書込み動作と同一である。

第７図の回路の読出し動作について第９図のタイミング
図を用いて説明する。すなわち、連想記憶回路１の出力
であるヒツト信号ＨＩＴにより読出し動作を行う、ヒン
ト信号器Ｔがハイレベルであれば、トランジスタＴＵＢ
がオンとなり、ラッチデータがハイレベルであればトラ
ンジスタＴ、もオンとなり、従って、Ａ、はディスチャ
ージされてローレベルとなる。逆に、ラッチデータがロ
ーレベルであればトランジスタＴ２７はオフとなり、従
って、Ａ、はディスチャージされずハイレベルを保持す
る。つまり、ヒツト信号器Ｔがハイレベルのときには、
ラッチされた分岐先命令が出力される。なお、第８図に
おいても、ヒツト信号器Ｔがハイレベルのときには、分
岐先アドレス＋命令記憶回路２に格納された命令のバイ
ト数のアドレスが出力される。

第１１図はＷＲ信号発生回路（ＬＲＵ）の詳細な回路図
であって、ノア回路１１０１、ラッチ回路１１０２、お
よびアンド回路１１０３が設けられている。ヒツト信号
は、ＷＡＹの本数分発生するため、全てのヒント信号の
ノア論理をとることにより全ての−ＡＹについてミスヒ
ツトであったことがわかる。ところが、ヒツト信号はＴ
　ＯＢ、１１間しか出力されないため、１サイクル期間
保持するためにランチ回路１１０２を入れである。

第１２図に第１１図の動作を示すように、分岐命令成功
かつミスヒツトのときＴｌでのみヒ・ノド信号がアサー
トされる。

なお、上述の連想記憶回路ｌ、命令記憶回路２、および
アドレス記憶回路３におけるＷＡＹ数、ワード長、タイ
ミング等については種々の変更が可能である。たとえば
、連想記憶回路１を４　ＷＡＹおよび３２ビツトワード
にて構成した例を第１０図に示す。たとえば、ＰＣＯ〜
ＰＣ□と−ＡＹＩの３２個のＣＡＭの値とがすべて一致
したときに、ヒツト信号ＨＩＴ　１がハイレベルとなる
が、１つでも異なると、ヒツト信号旧Ｔ１はローレベル
となる。つまり、ワード単位（３２ビツト）の比較が行
われる。

〔発明の効果〕

以上説明したように本発明によれば、分岐成功に伴う空
サイクルを少なくでき、特に、プログラムにおけるルー
プ回数が多い場合には空サイクルを顕著に少なくでき、
従って、パイプライン処理の高速化が図れる。

【図面の簡単な説明】

第１Ａ図は本発明の原理構成を示す図、第１Ｂ図は第１
図の動作を示すフローチャート、第２Ａ図、第２Ｂ図、
第３Ａ図、第３Ｂ図は本発明の詳細な説明するタイミン
グ図、第４図は第１Ａ図の連想記憶回路の詳細な回路図、第５図、第６図は第４図の回路動作を示すタイミング図
、第７図は第１Ａ図の命令記憶回路の詳細な回路図、第８図は第１Ａ図のアドレス記憶回路の詳細な回路図、第９図は第７図（第８図）の回路動作を示すタイミング
図、第１０図は第４図の変更例を示す回路図、第１１図は第
１図のＷＲ信号発生回路の詳細な回路図、第１２図は第１１図の回路動作を示すタイミグ図・第１３図は通常のパイプライン処理を示すタイミング図
、第１４Ａ図、第１４Ｂ図は従来のパイプライン処理を示
すタイミング図である。１・・・連想記憶回路、　　２・・・命令記憶回路、３
・・・アドレス記憶回路、４・・・ブリフェッチステージ、５・・・命令キューステージ。第１Ａ図の動作第１８図ミスヒツト、分岐成功時第２Ａ図ミスヒツト、分岐失敗時第２８図ヒツト、分岐命令成功時第３Ａ図ヒツト、分岐命令失敗時第３８図第４図の書込み動作第５図第４図のヒツト判定動作第６図分岐先命令命令記憶回路の詳細第７図分岐先アドレス＋１アドレス記憶回路の詳細第８図第７図（第８図）の読出し動作第９図第１１図第１２図通常のパイプライン動作第１３図分岐命令　　←ＩＦ　　　　Ｉ［と−一旦り一分岐命令
失敗時第１４４図分岐命令成功時第１４８図

Claims

【特許請求の範囲】１、分岐命令成功時に該分岐命令のアドレスを登録し、
該分岐命令のアドレスと現在実行命令のアドレスとを比
較する連想記憶回路（１）と、分岐命令成功時に該分岐
命令の分岐先命令を登録し、前記現在実行命令のアドレ
スが前記登録された分岐命令のアドレスにヒットしたと
きに該分岐命令の分岐先命令を送出する命令記憶回路（
２）と、分岐命令成功時に該分岐命令の分岐先アドレス＋前記命
令記憶回路に登録された分岐命令のバイト数のアドレス
を登録し、前記現在実行命令のアドレスが前記分岐命令
のアドレスにヒットしたときに該分岐命令の分岐先アド
レス＋前記命令記憶回路に登録された分岐先命令のバイ
ト数のアドレスを送出するアドレス記憶回路（３）と、を具備し、前記現在実行命令のアドレスが前記登録された分岐命令
のアドレスにヒットしたときには前記命令記憶回路をパ
イプライン処理用の命令キューステージに、前記アドレ
ス記憶回路をパイプライン処理用のプリフェッチステー
ジに接続するようにしたパイプライン処理システム。