JPH0194444A - Detector for execution level exception - Google Patents
Detector for execution level exceptionInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システムにおける中央処理装置に関し
、特に複数の実行レベルを持つことによってオペレーテ
ィングシステムの管理のもとに複数の処理プログラムの
実行を行う情報処理システムにおける中央処理装置内の
例外検出装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a central processing unit in an information processing system, and in particular has a plurality of execution levels to execute a plurality of processing programs under the management of an operating system. The present invention relates to an exception detection device within a central processing unit in an information processing system.
レベルＯからレベルｎ−１までのｎ種の実行レベルを持
つ中央処理装置では、たとえば、レベル０を特権レベル
としてオペレーティングシステムを割当て、レベルｎ−
１でユーザーの処理プログラムが実行される。実行レベ
ルごとにスタックポインタを持ち独自のスタック領域を
持つことにより、レベルｎ−１での処理プログラムでス
タック領域が不足した場合も、レベル０のオペレーティ
ングシステムの実行に支障がない。また、一般に実行レ
ベルが数的に小さい程特権性が強い、特権性が強い程中
央処理装置や周辺装置に対する操作がより広範に行える
。レベル０のオペレーティングシステムでは中央処理装
置や周辺装置に対するすべての操作を許し、レベルｎ−
１のユーザーの処理プログラムではプログラム実行に最
低限度の操作しか許さない、ユーザーの処理プログラム
に許されていない操作についてはオペレーティングシス
テムに依頼することによって不用意な操作を防いでいる
。複数のユーザー処理プログラムを実行する情報処理装
置では、オペレーティングシステムは複雑になり、さら
に細い実行レベルの区分が必要となる。たとえば、ユー
ザー処理プログラムの実行、ユーザー処理プログラムの
原始プログラムを処理する言語処理系、ソートやマージ
などの汎用のオペレーティングシステムサービスルーチ
ン、オペレーティングシステムのファイル管理。In a central processing unit that has n types of execution levels from level O to level n-1, for example, an operating system is assigned with level 0 as a privilege level, and level n-
1, the user's processing program is executed. Since each execution level has a stack pointer and its own stack area, even if the stack area is insufficient for a processing program at level n-1, there is no problem in executing the operating system at level 0. Furthermore, in general, the smaller the execution level numerically, the stronger the privilege, and the stronger the privilege, the more extensive the operations on the central processing unit and peripheral devices can be. A level 0 operating system allows all operations on the central processing unit and peripheral devices, and a level n-
The first user's processing program allows only the minimum number of operations for program execution, and inadvertent operations are prevented by requesting the operating system for operations that are not allowed by the user's processing program. In an information processing apparatus that executes a plurality of user processing programs, the operating system becomes complex, and more fine-grained classification of execution levels is required. For example, the execution of user processing programs, the language processing system that processes the user processing program's source programs, general-purpose operating system service routines such as sorting and merging, and operating system file management.
複数のユーザー処理プログラムのスケジューリングを行
うオペレーティングシステムのスケジューラなどのよう
な階層に分かれる。階層ごとに異なる実行レベルを与え
ることにより特権性の強い上位の階層は、下位の階層の
影響を受けないようにでき、中央処理装置や周辺装置に
対する操作も細分化できる。ある実行レベル１１のプロ
グラムが上位の実行レベルｅ２のプログラムに対し処理
を依頼する場合には、実行レベル変更命令が使゛用され
る。実行レベル変更命令は、呼び出し先レベル１２の値
と依頼する処理を指定するパラメタＰとをオペランドと
して持つ。この実行レベル変更命令が実行されると呼び
出し先レベル１２に対応するスタック上に処理終了後の
レベルｅ１へのプログラムの戻り先と呼び出しな側の実
行レベルｅ１と条件フラグなどの状態を示す情報と処理
の種類を示すパラメタＰの値が積まれてレベルｌ！２の
実行レベル変更命令処理プログラムが起動される。It is divided into layers such as an operating system scheduler that schedules multiple user processing programs. By giving different execution levels to each layer, the higher-privileged higher-level layers can be prevented from being influenced by the lower-level layers, and operations on the central processing unit and peripheral devices can also be subdivided. When a certain execution level 11 program requests processing to a higher execution level e2 program, an execution level change instruction is used. The execution level change instruction has as operands the value of the call destination level 12 and a parameter P specifying the requested process. When this execution level change instruction is executed, information indicating the destination of the program to return to level e1 after processing, the execution level e1 of the calling side, and the status of condition flags is placed on the stack corresponding to call destination level 12. The value of the parameter P indicating the type of processing is accumulated and the level l! The second execution level change command processing program is started.
実行レベル変更命令処理プログラムは、スタック上のパ
ラメタＰに応じた処理を行う。The execution level change instruction processing program performs processing according to the parameter P on the stack.
上述した従来の中央処理装置では多くの実行レベルに対
応して各実行レベルｌｘごとにレベルｌｘへの実行レベ
ルを変更命令の処理プログラムを必要とする。すなわち
、ある実行レベルを使用しないような場合にもプログラ
ムの誤りによりそのレベルへの実行レベル変更命令が行
われる可能性があるためである。そのため使用されない
実行レベルについてもスタック領域と処理プログラムを
必要とする欠点がある。また、ユーザーの処理プログラ
ムごとに使用可能な実行レベルを制限するためには各実
行レベルの実行レベル変更命令処理プログラムがスタッ
ク上の呼び出し側実行レベルを調べた上で処理を要求し
たユーザーの処理プログラム・の要求が妥当かどうかを
チエツクする必要がある。このチエツクにより実行レベ
ル変更命令が妥当ではないと判定された場合には、オペ
レーティングシステムの例外処理プログラムに分岐する
。実行レベル変更命令処理プログラムの先頭において毎
回チエツクを行うために処理速度の低下が大きいという
欠点がある。The above-mentioned conventional central processing unit requires a processing program for each execution level lx to issue an instruction to change the execution level to level lx in response to many execution levels. That is, even if a certain execution level is not used, there is a possibility that an instruction to change the execution level to that level may be issued due to a program error. Therefore, there is a drawback that a stack area and a processing program are required even for execution levels that are not used. In addition, in order to limit the usable execution levels for each user's processing program, the execution level change instruction for each execution level The processing program checks the caller's execution level on the stack, and then the user's processing program that requests processing・It is necessary to check whether the request for is reasonable. If this check determines that the execution level change instruction is not valid, the program branches to the exception handling program of the operating system. This method has the disadvantage that the processing speed is greatly reduced because the check is performed every time at the beginning of the execution level change command processing program.
上述した従来の中央処理装置に対して、本発明は、ユー
ザーの処理プログラムごとに使用可能な実行レベルを示
す許容実行レベルのデータを用意し、あるユーザー処理
プログラムの実行中は、レジスタ上ば許容実行レベルを
保持することにより実行レベル変更時にハードウェアで
新らしい実行レベルの妥当性をチエツクするという相違
点を有する。In contrast to the above-mentioned conventional central processing unit, the present invention prepares permissible execution level data indicating usable execution levels for each user processing program, and while a certain user processing program is being executed, if the register is The difference is that by holding the execution level, when the execution level is changed, the validity of the new execution level is checked by hardware.
本発明の実行レベル例外の検出装置は、２以上のｎ種の
実行レベルをとりうる情報処理システムにおいて、現在
の実行レベルを保持する実行レベルレジスタと、前記ｎ
種の実行レベルに対応したビットよりなり、個々のビッ
トの値によりその実行レベルでの実行の可否を示す許容
実行レベルレジスタと、前記実行レベルレジスタにより
示される実行レベルに対応する前記許容実行レベルレジ
スタのビットの値を判定する実行レベル判定回路とを有
している。The execution level exception detection device of the present invention is an information processing system that can take two or more n types of execution levels, and includes an execution level register that holds a current execution level, and an execution level register that holds the current execution level;
a permissible execution level register consisting of bits corresponding to the execution level of the species, and indicating whether execution is possible at that execution level by the value of each bit; and the permissible execution level register corresponding to the execution level indicated by the execution level register. and an execution level determination circuit that determines the value of the bit.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
以後の説明ではレベル０から３までの４種の実行レベル
を持つ場合について述べる。In the following explanation, a case will be described in which there are four execution levels from level 0 to level 3.
第１図は本発明の実行レベル例外の検出装置を用いた中
央処理装置の一実施例を示すブロック図である。１は主
記憶制御回路、２は命令デコーダ、３はレジスタ群、４
は演算回路、５は制御回路、６は実行レベルを保持する
レジスタ、７は許容実行レベルレジスタ、８は実行レベ
ル判定回路、１０１は実行レベル例外通知信号、１０．
２はリセットや割込みなどの例外通知信号、５０は本発
明の実行レベル例外の検出装置である。FIG. 1 is a block diagram showing an embodiment of a central processing unit using the execution level exception detection device of the present invention. 1 is a main memory control circuit, 2 is an instruction decoder, 3 is a register group, 4
1 is an arithmetic circuit, 5 is a control circuit, 6 is a register that holds an execution level, 7 is an allowable execution level register, 8 is an execution level determination circuit, 101 is an execution level exception notification signal, 10.
2 is an exception notification signal such as a reset or an interrupt, and 50 is an execution level exception detection device of the present invention.
主記憶制御回路１は、制御回路５の要求を受けて命令の
読み込みやデータの読み書きを行う。命令デコーダ１０
２は、命令をデコードし、制御回路５にデコード済命令
情報を渡す。制御回路５は、命令デコーダ２からの情報
をもとに汎用レジスタ３、演算回路４．主記憶制御回路
１を制御して命令の実行を行うほかに、実行レベル例外
通知信号１０１や、例外通知信号１０２によって例外発
生が通知されると実行レベルレジスタ６をレベルＯにし
て例外の種類に応じた例外処理プログラムを起動する。The main memory control circuit 1 reads instructions and reads and writes data in response to requests from the control circuit 5. Instruction decoder 10
2 decodes the instruction and passes decoded instruction information to the control circuit 5. The control circuit 5 controls the general-purpose register 3, the arithmetic circuit 4, and so on based on the information from the instruction decoder 2. In addition to controlling the main memory control circuit 1 to execute instructions, when the occurrence of an exception is notified by the execution level exception notification signal 101 or the exception notification signal 102, the execution level register 6 is set to level O to indicate the type of exception. Starts the appropriate exception handling program.
許容実行レベルレジスタ７は、レベル０のみで設定可能
なレジスタであり、設定命令の実行による設定の他にユ
ーザーの処理プログラムをオペレーティングシステムが
切り替える際に汎用レジスタ等と共に新らたなユーザー
処理プログラムでの値が設定される。The permissible execution level register 7 is a register that can be set only at level 0, and in addition to being set by executing a setting command, it is also set by a new user processing program along with general-purpose registers when the operating system switches the user processing program. The value of is set.
本実施例における実行レベル変更命令の実行では、まず
、新らしい実行レベルが実行レベルレジスタ６に設定さ
れ、戻り先のプログラムカウンタ値と旧実行レベル等が
新らしい実行レベルに対応するスタックに積まれて新ら
しいレベルに対応する実行レベル変゛更命令処理プログ
ラムが起動される。この実行過程のうち新らしい実行レ
ベルが実行レベルレジスタ６に設定されるとき、実行レ
ベル判定回路８によって実行レベル（１０３）ば対応し
た許容実行レベルレジスタ７のピット位置（１０４）が
チエツクされ、対応するビットの値がＯのときには、実
行レベル例外通知信号１０１が“１パとなり、制御回路
５に例外発生を通知する。すなわち、許容実行レベルレ
ジスタ７のビットの値が“１”であるピット位置に対応
する実行レベルのみがユーザー処理プログラムに許され
た実行レベルである０例えば、本実施例で許容実行レベ
ルレジスタのビット位置３，１．Ｏのビットの値が“１
″１、ピット位置２のビットの値が“ＯＩＩ場合は、許
される実行レベルは３，１．Ｏとなる。In the execution of the execution level change instruction in this embodiment, first, a new execution level is set in the execution level register 6, and the return destination program counter value, old execution level, etc. are stacked on the stack corresponding to the new execution level. Then, an execution level change command processing program corresponding to the new level is started. When a new execution level is set in the execution level register 6 in this execution process, the execution level judgment circuit 8 checks the pit position (104) of the permissible execution level register 7 corresponding to the execution level (103), and When the value of the bit in the permissible execution level register 7 is O, the execution level exception notification signal 101 becomes “1” and the control circuit 5 is notified of the occurrence of the exception. The execution level corresponding to 0 is the only execution level allowed for the user processing program.For example, in this embodiment, the value of the bit at bit position 3, 1.O of the allowable execution level register is
If the value of the bit at pit position 2 is “OII”, the allowed execution level is 3, 1 . It becomes O.
第２図は実行レベル判定回路８を詳細に示したブロック
図である。８１はデコーダであり、実行レベル１０３に
対応した出力しＯ〜Ｌ３のうちのひとつの出力が“１”
となる、第３図は、デコーダ８１の真理値表を示す、８
２から８５はＮＡＮＤゲートであり、実行レベル１０３
に対応する許可レベル１０４のビット値が“０°′の時
には出力が“１″となる、実行レベル１０３に対応しな
いＮＡＮＤゲートは、デコーダ８１の出力が“０″”で
あるため１°゛を出力する。すなわち、実行レベル１０
３に対応する許可レベル１０４のビット値が“０゛′の
とき８２から８５のすべてのＮＡＮＤゲートの出力が“
１゛°となる。その時にＡＮＤゲート８６の出力が“１
′”となり、実行レベル例外通知信号１０１として制御
回路５に例外発生が通知される。FIG. 2 is a block diagram showing the execution level determination circuit 8 in detail. 81 is a decoder, which outputs an output corresponding to the execution level 103, and outputs one of O to L3 as "1"
FIG. 3 shows the truth table of the decoder 81.
2 to 85 are NAND gates, execution level 103
When the bit value of the permission level 104 corresponding to the bit value is "0°", the output is "1", but the NAND gate that does not correspond to the execution level 103 outputs 1° because the output of the decoder 81 is "0". Output. That is, execution level 10
When the bit value of the permission level 104 corresponding to 3 is "0", the outputs of all NAND gates 82 to 85 are "
It becomes 1゛°. At that time, the output of the AND gate 86 is “1”.
'', and the control circuit 5 is notified of the occurrence of the exception as the execution level exception notification signal 101.
本実施例では許容実行レベルレジスタ７に専用のレジス
タを割りｉてているが、ユーザー処理プログラムに対応
して切替られる他のレジスタの一部フイールドを許容実
行レベルを保持するために使用することもできる。In this embodiment, a dedicated register is allocated to the permissible execution level register 7, but some fields of other registers that are switched according to the user processing program may also be used to hold the permissible execution level. can.
第４図は本発明の第２の実施例を示すブロック図であり
、第１の実施例と同じ中央処理装置において、本発明に
よる実行レベル判定回路をプログラムデバグ回路として
使用したものである。１０３は実行レベル、７−１はリ
ード許容実行レベルレジスタ、７−２はライト許容実行
レベルレジスタ、８−１．８−２は第２図と同じ実行レ
ベル判定回路、１０５は主記憶装置へのデータ・リード
アクセス信号、１０６は同じくライトアクセス信号、１
０１は第１実施例と同様に中央処理装置の制御回路５へ
の例外通知信号である。８７．８８はＡＮＤゲート、８
９はＯＲゲートである。FIG. 4 is a block diagram showing a second embodiment of the present invention, in which the execution level determination circuit according to the present invention is used as a program debug circuit in the same central processing unit as the first embodiment. 103 is an execution level, 7-1 is a read permission execution level register, 7-2 is a write permission execution level register, 8-1.8-2 is the same execution level judgment circuit as in FIG. 2, and 105 is a write permission execution level register. Data read access signal, 106 is also a write access signal, 1
01 is an exception notification signal to the control circuit 5 of the central processing unit as in the first embodiment. 87.88 is an AND gate, 8
9 is an OR gate.
第４図のプログラムデバグ回路の動きは第１図に示した
実行レベル例外の通知と同様であるが第１図の回路では
実行レベル例外の発生が実行レベルの変更により直ちに
起こるのに対して、実行レベル変更後に新実行レベルに
対応するり−ド／ライト許容実行レベルレジスタ７−１
．７−２の対応するビットが０゛′のときにデータリー
ド／ライトが発生した時点で例外通知信号１０１が１″
となる。例えば、実行レベル１０３がレベル２でありリ
ード許容実行レベルレジスタ７−１のビット位置２のビ
ットの値が０”のとき実行レベル判定回路８−１の出力
はＩＩ Ｉ ＩＩとなる。この時、プログラムがオペラ
ンドリードを行うと、オペランドリードアクセス信号１
０５が１″となり、ＡＮＤゲート８７の出力が“１°”
となり、ＯＲゲート８９の出力が１”′となる。例外通
知信号１０１により制御回路５へ例外発生が通知される
と制御回路５はプログラムデバグを行う例外処理プログ
ラムを起動する。The operation of the program debug circuit shown in FIG. 4 is similar to the execution level exception notification shown in FIG. 1, but in contrast to the circuit shown in FIG. Read/write permissible execution level register 7-1 corresponding to the new execution level after execution level change
．． The exception notification signal 101 becomes 1'' when a data read/write occurs when the corresponding bit of 7-2 is 0''.
becomes. For example, when the execution level 103 is level 2 and the value of the bit in bit position 2 of the read permission execution level register 7-1 is 0'', the output of the execution level determination circuit 8-1 becomes II II II. At this time, When a program performs an operand read, the operand read access signal 1
05 becomes 1", and the output of AND gate 87 becomes "1°"
Therefore, the output of the OR gate 89 becomes 1"'. When the exception notification signal 101 notifies the control circuit 5 of the occurrence of an exception, the control circuit 5 starts an exception handling program for program debugging.
従来の情報処理装置ではあらかじめデバグ対象アドレス
を設定しておき、中央処理装置の出力するアドレスが設
定値と一致したときにデバグ用の例外を発生する方式が
用いられている。またこの従来の方式においてデバグ対
象のアドレスの設定の他にデバグ対象のアクセスの種類
（リード、ライトなど）を設定することによりアドレス
とアクセスの種類が一致した時にデバグ用の例外を発生
させる方式も用いられている。第４図に示した第２の実
施例において１０５，１０６のオペランドリード／ライ
ト信号の代わりに従来方式のアドレスとアクセスの一致
検出信号を用いることにより従来方式に加えて特定実行
レベルでのアクセスを検出することができる。この場合
にもリード／ライト許容実行レベルレジスタ７−１．７
−２の値をすべての“０”とすることにより実行レベル
判定回路８−１．８−２の出力は“１′′となるため従
来方式のデバグ例外としても使用できる。Conventional information processing devices use a method in which a debug target address is set in advance and an exception for debugging is generated when the address output from the central processing unit matches the set value. Additionally, in this conventional method, in addition to setting the address to be debugged, there is also a method in which the type of access to be debugged (read, write, etc.) is set, and a debugging exception is generated when the address and access type match. It is used. In the second embodiment shown in FIG. 4, by using the address and access coincidence detection signal of the conventional method instead of the operand read/write signals 105 and 106, access at a specific execution level can be performed in addition to the conventional method. can be detected. In this case as well, read/write permissible execution level register 7-1.7
By setting the value of -2 to all "0", the output of the execution level determination circuit 8-1, 8-2 becomes "1", which can also be used as a debug exception in the conventional method.
以上説明したように本発明は、処理プログラムごとに用
意された許容される実行レベルを処理プログラムごとに
設定しなおせるレジスタ上に保持することにより、簡単
なハードウェアで不正な実行レベルの変更を高速に検出
でき、実行レベルに基いたデバグに使用することもでき
る効果がある。As explained above, the present invention stores the allowable execution level prepared for each processing program in a register that can be reset for each processing program, thereby quickly preventing unauthorized execution level changes using simple hardware. It has the effect of being able to be detected and used for debugging based on the execution level.
第１図は本発明の実行レベル例外の検出装置の第１の実
施例を用いた中央処理装置のブロック図、第２図は第１
図に示す実行レベル判定回路８の構成例を示す図、第３
図は第２図に示す実行レベル判定回路のデコーダ８１の
真理値表を示す図、第４図は本発明の第２の実施例を示
すブロック図である。
１は主記憶制御回路、２は命令デコーダ、３はレジスタ
群、４は演算回路、５は制御回路、６は実行レベルレジ
スタ、７．７−１．７−２は許容レベルレジスタ、８．
８−１．８−２は実行レベル判定回路。FIG. 1 is a block diagram of a central processing unit using the first embodiment of the execution level exception detection device of the present invention, and FIG.
A diagram illustrating an example of the configuration of the execution level determination circuit 8 shown in FIG.
This figure shows a truth table of the decoder 81 of the execution level determination circuit shown in FIG. 2, and FIG. 4 is a block diagram showing a second embodiment of the present invention. 1 is a main memory control circuit, 2 is an instruction decoder, 3 is a register group, 4 is an arithmetic circuit, 5 is a control circuit, 6 is an execution level register, 7.7-1.7-2 is a tolerance level register, 8.
8-1.8-2 is an execution level determination circuit.
Claims (1)
における実行レベル例外の検出装置において、現在の実
行レベルを保持する実行レベルレジスタと、前記ｎ種の
実行レベルに対応したビットよりなり、個々のビットの
値によりその実行レベルでの実行の可否を示す許容実行
レベルレジスタと、前記実行レベルレジスタにより示さ
れる実行レベルに対応する前記許容実行レベルレジスタ
のビットの値を判定する実行レベル判定回路を有して、
前記実行レベル判定回路により実行不可が検出された時
に前記情報処理システムにおける中央処理装置に対し例
外処理を起動させることを特徴とする実行レベル例外の
検出装置。An execution level exception detection device in an information processing system that can take two or more n types of execution levels, consists of an execution level register that holds the current execution level, and bits corresponding to the n types of execution levels, and each A permissible execution level register that indicates whether execution is possible at that execution level based on a bit value, and an execution level determination circuit that determines the value of a bit of the permissible execution level register that corresponds to the execution level indicated by the execution level register. do,
An execution level exception detection apparatus, characterized in that when the execution level determination circuit detects that execution is impossible, the execution level exception detection apparatus causes a central processing unit in the information processing system to start exception processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252755A JPH0194444A (en) | 1987-10-06 | 1987-10-06 | Detector for execution level exception |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252755A JPH0194444A (en) | 1987-10-06 | 1987-10-06 | Detector for execution level exception |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194444A true JPH0194444A (en) | 1989-04-13 |
| JPH0534698B2 JPH0534698B2 (en) | 1993-05-24 |
Family
ID=17241836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252755A Granted JPH0194444A (en) | 1987-10-06 | 1987-10-06 | Detector for execution level exception |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194444A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040909U (en) * | 1973-08-13 | 1975-04-25 | ||
| JPS533137A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Interruption control system |
-
1987
- 1987-10-06 JP JP62252755A patent/JPH0194444A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040909U (en) * | 1973-08-13 | 1975-04-25 | ||
| JPS533137A (en) * | 1976-06-30 | 1978-01-12 | Toshiba Corp | Interruption control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534698B2 (en) | 1993-05-24 |
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