JPH0194393A - 電子楽器 - Google Patents
電子楽器Info
- Publication number
- JPH0194393A JPH0194393A JP62253233A JP25323387A JPH0194393A JP H0194393 A JPH0194393 A JP H0194393A JP 62253233 A JP62253233 A JP 62253233A JP 25323387 A JP25323387 A JP 25323387A JP H0194393 A JPH0194393 A JP H0194393A
- Authority
- JP
- Japan
- Prior art keywords
- data
- time
- signal
- channel
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010365 information processing Effects 0.000 claims abstract description 11
- 230000004044 response Effects 0.000 abstract description 4
- 238000004904 shortening Methods 0.000 abstract 1
- 238000004364 calculation method Methods 0.000 description 20
- 230000000737 periodic effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時分割チャンネルに対しデータの書き込み処
理を改良した電子楽器に関するものである。
理を改良した電子楽器に関するものである。
従来、時分割波形情報の処理手段を有する電子楽器にお
いては、データレジスタとしてシフトレジスタを用いて
いた。
いては、データレジスタとしてシフトレジスタを用いて
いた。
第６図は、このような従来の電子楽器の波形メモリから
波形情報を読み出すためのアドレス発生回路の基本的な
構成を示したブロック図である。
波形情報を読み出すためのアドレス発生回路の基本的な
構成を示したブロック図である。
同図において、アドレス発生回路は、それぞれカレント
アドレス、ピッチデータ、再生フラグが格納されるカレ
ントアドレスレジスタ１、ピッチデ−タレジスタ２、再
生フラグレジスタ３を有する。
アドレス、ピッチデータ、再生フラグが格納されるカレ
ントアドレスレジスタ１、ピッチデ−タレジスタ２、再
生フラグレジスタ３を有する。
そして、これらのレジスタ１，２．３に所定のデータを
時分割チャンネルに書き込むために、図示しない制御部
からスタートアドレスデータ、ピッチデータ、セット／
リセット等のデータＷＢ、選択信号ＷＣＡ、ＷＰＴ及び
セット／リセット制御信号ＦＳＲが与えられる。図示し
ない制御部から与えられるピッチデータとピッチデータ
レジスタ２の出力はセレクタ４に入力され、選択信号Ｗ
ＰＴにより選択されて、ピッチデータレジスタ２に入力
する。セレクタ４は、選択信号ＷＰＴが「０」のときＡ
入力、「１」のとき８人力を選択する。
時分割チャンネルに書き込むために、図示しない制御部
からスタートアドレスデータ、ピッチデータ、セット／
リセット等のデータＷＢ、選択信号ＷＣＡ、ＷＰＴ及び
セット／リセット制御信号ＦＳＲが与えられる。図示し
ない制御部から与えられるピッチデータとピッチデータ
レジスタ２の出力はセレクタ４に入力され、選択信号Ｗ
ＰＴにより選択されて、ピッチデータレジスタ２に入力
する。セレクタ４は、選択信号ＷＰＴが「０」のときＡ
入力、「１」のとき８人力を選択する。
セット／リセットのデータとフラグレジスタ３の出力は
、セット／リセット回路５に与えられ、セット／リセッ
ト制御信号ＦＳＲの制御のちとに、再生フラグレジスタ
３に入力する。セット／リセット回路５は、セット／リ
セット制御信号ＦＳＲが「１」のときにのみ指定のビッ
トにセットまたはリセットを行う。ピッチデータレジス
タ２と再生フラグレジスタ３の出力はアンドゲート６に
入力され、このアンドゲート６の出力とカレントアドレ
スレジスタｌの出力は、全加算器７で加算される。図示
しない制御部から与えられるスタートアドレス等のデー
タＷＢと全加算器７の出力は、セレクタ８に入力され、
選択信号ＷＣＡに選択されて、カレントアドレスレジス
タ１に入力する。
、セット／リセット回路５に与えられ、セット／リセッ
ト制御信号ＦＳＲの制御のちとに、再生フラグレジスタ
３に入力する。セット／リセット回路５は、セット／リ
セット制御信号ＦＳＲが「１」のときにのみ指定のビッ
トにセットまたはリセットを行う。ピッチデータレジス
タ２と再生フラグレジスタ３の出力はアンドゲート６に
入力され、このアンドゲート６の出力とカレントアドレ
スレジスタｌの出力は、全加算器７で加算される。図示
しない制御部から与えられるスタートアドレス等のデー
タＷＢと全加算器７の出力は、セレクタ８に入力され、
選択信号ＷＣＡに選択されて、カレントアドレスレジス
タ１に入力する。
セレクタ８は、選択信号ＷＣＡが「０」のときＡ入力、
「１」のときＢ入力を選択する。カレントアドレスレジ
スタ１の出力は、読み出しアドレスデータＣＡとして、
図示しない波形メモリに出力される。
「１」のときＢ入力を選択する。カレントアドレスレジ
スタ１の出力は、読み出しアドレスデータＣＡとして、
図示しない波形メモリに出力される。
このような従来の電子楽器のアドレス発生回路では、デ
ータＷＢの書き込みを行わない場合には、カレントアド
レスレジスタ１の出力は、全加算器７で再生フラグレジ
スタ３の所定のタイミングで開くアンドゲート６から出
力されるピッチデータレジスタ２からのピッチデータと
加算された後、通常選択信号ＷＣＡが「０」でＡ入力が
選択されているセレクタ８を通ってカレントアドレスレ
ジスタ１に入力される。従って、アンドゲート６の出力
が「０」でないときには、カレントアドレスは該アンド
ゲート６の出力値（ピンチデータ）だけずつ歩進する。
ータＷＢの書き込みを行わない場合には、カレントアド
レスレジスタ１の出力は、全加算器７で再生フラグレジ
スタ３の所定のタイミングで開くアンドゲート６から出
力されるピッチデータレジスタ２からのピッチデータと
加算された後、通常選択信号ＷＣＡが「０」でＡ入力が
選択されているセレクタ８を通ってカレントアドレスレ
ジスタ１に入力される。従って、アンドゲート６の出力
が「０」でないときには、カレントアドレスは該アンド
ゲート６の出力値（ピンチデータ）だけずつ歩進する。
一方、カレントアドレスを新たに書き込む場合には、デ
ータＷＢを用意した後、所望の時分割チャンネルのタイ
ミングで選択信号ＷＣＡを「１」にすることにより、セ
レクタ８のＢ入力を選択し、用意したデータＷＢがカレ
ントアドレスレジスタ１に入力される。また、ピッチデ
ータレジスタ２の出力は、通常選択信号ＷＰＴが「０」
でＡ人力が選択されているセレクタ４を通ってピッチデ
ータレジスタ２に入力されており、ピッチデータ値は保
持されている。ピッチデータを新たに書き込みたい場合
には、データＷＢ （ピッチデータ）を用意した後、所
望の時分割チャンネルのタイミングで選択信号ＷＰＴを
「１」にすることにより、セレクタ４のＢ入力を選択し
、用意したデータＷＢがピッチデータレジスタ２に入力
される。さらに、再生フラグレジスタ３の出力は、セッ
ト／リセット回路５に入力されており、通常このセット
／リセット回路５は、再生フラグレジスタ３に入力して
いる。セット／リセット回路５は、データＷＢのあるビ
ット（例えばビット０）をリセット指定ビット、他のあ
るビット（例えばビット１）をセント指定ビットとし、
セット／リセット制御信号ＦＳＲが「１」となったとき
のみセット指定ビット及びリセット指定ビットを参照し
て、入力された再生フラグデータをセントあるいはリセ
ットする。再生フラグレジスタ３に格納されている再生
フラグをセットあるいはリセットしたい場合には、デー
タＷＢのセント指定ビット、リセット指定ビットにてセ
ントあるいはリセットを指定し、所望の時分割チャンネ
ルのタイミングで、セット／リセット制御信号ＦＳＲを
「１」にすることにより、再生フラグがセットまたはリ
セットされる。
ータＷＢを用意した後、所望の時分割チャンネルのタイ
ミングで選択信号ＷＣＡを「１」にすることにより、セ
レクタ８のＢ入力を選択し、用意したデータＷＢがカレ
ントアドレスレジスタ１に入力される。また、ピッチデ
ータレジスタ２の出力は、通常選択信号ＷＰＴが「０」
でＡ人力が選択されているセレクタ４を通ってピッチデ
ータレジスタ２に入力されており、ピッチデータ値は保
持されている。ピッチデータを新たに書き込みたい場合
には、データＷＢ （ピッチデータ）を用意した後、所
望の時分割チャンネルのタイミングで選択信号ＷＰＴを
「１」にすることにより、セレクタ４のＢ入力を選択し
、用意したデータＷＢがピッチデータレジスタ２に入力
される。さらに、再生フラグレジスタ３の出力は、セッ
ト／リセット回路５に入力されており、通常このセット
／リセット回路５は、再生フラグレジスタ３に入力して
いる。セット／リセット回路５は、データＷＢのあるビ
ット（例えばビット０）をリセット指定ビット、他のあ
るビット（例えばビット１）をセント指定ビットとし、
セット／リセット制御信号ＦＳＲが「１」となったとき
のみセット指定ビット及びリセット指定ビットを参照し
て、入力された再生フラグデータをセントあるいはリセ
ットする。再生フラグレジスタ３に格納されている再生
フラグをセットあるいはリセットしたい場合には、デー
タＷＢのセント指定ビット、リセット指定ビットにてセ
ントあるいはリセットを指定し、所望の時分割チャンネ
ルのタイミングで、セット／リセット制御信号ＦＳＲを
「１」にすることにより、再生フラグがセットまたはリ
セットされる。
上記ような従来の電子楽器の波形情報を読み出すための
アドレス発生回路では、カレントアドレスレジスタ１、
ピッチデータレジスタ２に新たにデータを書き込んだり
、再生フラグレジスタ３の再生フラグをセット／リセッ
トする場合には、所望の時分割チャンネルのタイミング
を待つ必要があり、命令実行のための時間が長くなる。
アドレス発生回路では、カレントアドレスレジスタ１、
ピッチデータレジスタ２に新たにデータを書き込んだり
、再生フラグレジスタ３の再生フラグをセット／リセッ
トする場合には、所望の時分割チャンネルのタイミング
を待つ必要があり、命令実行のための時間が長くなる。
このため、カレントアドレスが所望の動作を開始するま
での時間が長くなり、楽器としての応答時間の面で不具
合を生じる問題があった。
での時間が長くなり、楽器としての応答時間の面で不具
合を生じる問題があった。
本発明の課題は、電子楽器において演奏に対する応答時
間を短くし、良好な演奏条件を提供できるようにするこ
とにある。
間を短くし、良好な演奏条件を提供できるようにするこ
とにある。
本発明の手段は、複数の時分割チャンネルで動作する波
形情報処理手段を備えた電子楽器において、波形情報処
理手段は、データを記憶するデータレジスタとして任意
の記憶場所に読み書きができる例えばＲＡＭ等の記憶手
段を有し、この記憶手段を１つの時分割チャンネル内で
書き込む区間と読み出す区間とを少なくとも１つずつ設
定すると共に、データの処理内容に応じて最適なアドレ
ス制御によりＲＡＭをアクセスするものである。
形情報処理手段を備えた電子楽器において、波形情報処
理手段は、データを記憶するデータレジスタとして任意
の記憶場所に読み書きができる例えばＲＡＭ等の記憶手
段を有し、この記憶手段を１つの時分割チャンネル内で
書き込む区間と読み出す区間とを少なくとも１つずつ設
定すると共に、データの処理内容に応じて最適なアドレ
ス制御によりＲＡＭをアクセスするものである。
本発明の手段の作用は次の通りである。波形情報処理手
段のＲＡＭ等の記憶手段にデータの種類、処理時間に応
じて最適なアドレス信号及び他の制御信号を与えること
により、任意の時分割チャンネルにデータの書き込みを
行うことができ、データの書き込みの実行時間が短縮さ
れる。
段のＲＡＭ等の記憶手段にデータの種類、処理時間に応
じて最適なアドレス信号及び他の制御信号を与えること
により、任意の時分割チャンネルにデータの書き込みを
行うことができ、データの書き込みの実行時間が短縮さ
れる。
以下、本発明の実施例について、図面を参照しながら詳
細に説明する。
細に説明する。
第１図は、シフトレジスタの機能をＲＡＭを用いて実現
した電子楽器の波形情報処理部のブロック図である。同
図において、ＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ） １１は、シフトレジスタの機能を実
現するために用いられるものであり、任意の記憶場所に
読み書きができる記憶手段である。このＲＡＭＩＩのア
ドレス入力信号の端子には、図示しない中央制御部（Ｃ
Ｐ Ｕ）からアドレスデータが供給され、チップセレク
ト信号（τ丁）の端子は接地されている。図示しないＣ
ＰＵからの制御信号ＷＣＫＳＷＲＴは、ナントゲート１
２に入力され、このナントゲート１２の出力は、ＲＡＭ
１１のライトイネーブル信号（ＷＥ）の入力端子に入力
されている。また、上記制御信号ＷＲＴは、ＲＡＭＩＩ
の出力イネーブル信号（テ百）の端子及びインバータ１
３に入力されている。このインバータ１３の出力は、ト
ライステートバッファ１４の制御端子に入力されている
。このトライステートバッファ１４は、制御端子に「０
」 （ローレベル）信号が与えられて入力信号を出力し
、「１」（ハイレベル）信号が与えられてハイインピー
ダンス状態を持つゲートである。ＲＡＭＩＩのデータ入
出力端子からは、出力データが後述する所定のタイミン
グで出力データ用フリップフロップ１５に与えられ、該
フリップフロップ１５に与えられるクロックＣＬＫに同
期してデータ（ＤＡＴＡ ０ＵＴ）が出力される。入
力データ（ＤＡＴＡＩＮ）は、入力データ用フリップフ
ロップ１６に入力され、該フリップフロップ１６に与え
られる所定のクロックＣＬＫまたは演算終了の割り込み
信号等に同期してトライステートバッファ１４を介して
ＲＡＭＩＩのデータ入出力端子に入力される。
した電子楽器の波形情報処理部のブロック図である。同
図において、ＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ） １１は、シフトレジスタの機能を実
現するために用いられるものであり、任意の記憶場所に
読み書きができる記憶手段である。このＲＡＭＩＩのア
ドレス入力信号の端子には、図示しない中央制御部（Ｃ
Ｐ Ｕ）からアドレスデータが供給され、チップセレク
ト信号（τ丁）の端子は接地されている。図示しないＣ
ＰＵからの制御信号ＷＣＫＳＷＲＴは、ナントゲート１
２に入力され、このナントゲート１２の出力は、ＲＡＭ
１１のライトイネーブル信号（ＷＥ）の入力端子に入力
されている。また、上記制御信号ＷＲＴは、ＲＡＭＩＩ
の出力イネーブル信号（テ百）の端子及びインバータ１
３に入力されている。このインバータ１３の出力は、ト
ライステートバッファ１４の制御端子に入力されている
。このトライステートバッファ１４は、制御端子に「０
」 （ローレベル）信号が与えられて入力信号を出力し
、「１」（ハイレベル）信号が与えられてハイインピー
ダンス状態を持つゲートである。ＲＡＭＩＩのデータ入
出力端子からは、出力データが後述する所定のタイミン
グで出力データ用フリップフロップ１５に与えられ、該
フリップフロップ１５に与えられるクロックＣＬＫに同
期してデータ（ＤＡＴＡ ０ＵＴ）が出力される。入
力データ（ＤＡＴＡＩＮ）は、入力データ用フリップフ
ロップ１６に入力され、該フリップフロップ１６に与え
られる所定のクロックＣＬＫまたは演算終了の割り込み
信号等に同期してトライステートバッファ１４を介して
ＲＡＭＩＩのデータ入出力端子に入力される。
上記構成の電子楽器の波形情報処理部の動作例を説明す
る。この波形情報処理部は、取り扱うデータをＡＸ型、
ＡＹ型、ＡＺ型のように分類し、それぞれのデータごと
に異なる動作で処理を実行する。ここで、ＡＸ型は書き
直しく読み出し一演算一書き込み）が行われないデータ
であり、ＡＹ型は演算による書き直しが行われ、演算時
間が比較的短いデータであり、ＡＺ型は演算による書き
直しが行われ、演算時間が比較的に長いデータである。
る。この波形情報処理部は、取り扱うデータをＡＸ型、
ＡＹ型、ＡＺ型のように分類し、それぞれのデータごと
に異なる動作で処理を実行する。ここで、ＡＸ型は書き
直しく読み出し一演算一書き込み）が行われないデータ
であり、ＡＹ型は演算による書き直しが行われ、演算時
間が比較的短いデータであり、ＡＺ型は演算による書き
直しが行われ、演算時間が比較的に長いデータである。
以下に、ＡＸ型、ＡＹ型、ＡＺ型の各々の制御方法及び
動作を第２図乃至第４図を用いて説明する。なお、これ
らの図においては、時分割チャンネル“ｎ”に対する動
作を太線で表わしている。また、時分割チャンネルの前
半は書き込み（ＷＲＩＴＥ） 、後半は読み出しくＲＥ
ＡＤ）の動作に割りあてている。
動作を第２図乃至第４図を用いて説明する。なお、これ
らの図においては、時分割チャンネル“ｎ”に対する動
作を太線で表わしている。また、時分割チャンネルの前
半は書き込み（ＷＲＩＴＥ） 、後半は読み出しくＲＥ
ＡＤ）の動作に割りあてている。
第２図はＡＸ型データの処理動作を示すタイミングチャ
ートである。時分割チャンネルは、クロツクＣＬＫの立
ち上がりから次の立ち上がりの間に割りあてられて、制
御信号ＷＣＫは各時分割チャンネルの前半及び後半のほ
ぼ中央で「１」になる信号で、制御信号ＷＲＴは書き込
み時を除き通常「０」となる信号である。第２図におい
て、まず読み出すときには時分割チャンネル“ｎ−１”
の後半でアドレスデータｒｎＪがＲＡＭＩＩに与えられ
ており、このときＷＲＴが「０」でＷπ信号が「１」、
百丁信号が「０」となり、ＩｌｏからＲＡＭＩＩのアク
セス時間だけ遅延してデータが確定する。このＩ１０信
号は出力データ用フリップフロップ１５に与えられ、ク
ロックＣＬＫに同期してＤＡＴＡ ＯＵＴ信号として
出力される。
ートである。時分割チャンネルは、クロツクＣＬＫの立
ち上がりから次の立ち上がりの間に割りあてられて、制
御信号ＷＣＫは各時分割チャンネルの前半及び後半のほ
ぼ中央で「１」になる信号で、制御信号ＷＲＴは書き込
み時を除き通常「０」となる信号である。第２図におい
て、まず読み出すときには時分割チャンネル“ｎ−１”
の後半でアドレスデータｒｎＪがＲＡＭＩＩに与えられ
ており、このときＷＲＴが「０」でＷπ信号が「１」、
百丁信号が「０」となり、ＩｌｏからＲＡＭＩＩのアク
セス時間だけ遅延してデータが確定する。このＩ１０信
号は出力データ用フリップフロップ１５に与えられ、ク
ロックＣＬＫに同期してＤＡＴＡ ＯＵＴ信号として
出力される。
このとき、トライステートバッファ１４は、制御端子に
「１」が与えられハイインピーダンス状態になっている
。次に、新たにデータを書き込む場合には、アドレス信
号の時分割チャンネル前半に与えられるデータＷＡの値
を所望の時分割チャンネル値に確定させ、また、所望の
データＷＢをＤＡＴＡ ＩＮ信号とし与えておき、任
意の時分割チャンネルの前半でＷＲＴ信号を「１」にす
ればよい。第２図では、ＷＲＴ信号を時分割チャンネル
″ｎ″の前半で「１」としている場合を示している。こ
れによりＷＣＫ信号が「１」のときＷＥ倍信号ｒｌｊ、
Ｏπ信号が「１」となり、トライステートバッファ１４
が開き、ＲＡＭＩＩにデータＷＢが書き込まれる。この
制御方法によれば、データＷＢを書き込む際所望の時分
割チャンネルのタイミングまで書き込み実行を待つ必要
はなく、任意の時分割チャンネルにおいて書き込み実行
が可能である。一般的には、書き込み実行時間の短縮の
ため、書き込み実行指令後、時間的に最も先に巡ってく
る時分割チャンネルにおいて書き込み実行を行う。
「１」が与えられハイインピーダンス状態になっている
。次に、新たにデータを書き込む場合には、アドレス信
号の時分割チャンネル前半に与えられるデータＷＡの値
を所望の時分割チャンネル値に確定させ、また、所望の
データＷＢをＤＡＴＡ ＩＮ信号とし与えておき、任
意の時分割チャンネルの前半でＷＲＴ信号を「１」にす
ればよい。第２図では、ＷＲＴ信号を時分割チャンネル
″ｎ″の前半で「１」としている場合を示している。こ
れによりＷＣＫ信号が「１」のときＷＥ倍信号ｒｌｊ、
Ｏπ信号が「１」となり、トライステートバッファ１４
が開き、ＲＡＭＩＩにデータＷＢが書き込まれる。この
制御方法によれば、データＷＢを書き込む際所望の時分
割チャンネルのタイミングまで書き込み実行を待つ必要
はなく、任意の時分割チャンネルにおいて書き込み実行
が可能である。一般的には、書き込み実行時間の短縮の
ため、書き込み実行指令後、時間的に最も先に巡ってく
る時分割チャンネルにおいて書き込み実行を行う。
第３図はＡＹ型データの処理動作を示すタイミングチャ
ートである。この処理では演算時間が比較的短く、同図
に示す如く時分割チャンネル前半でＷπ信号が「０」と
なる間に終了するものである。読み出し動作については
、ＡＸ型と同様であるので説明を省略する。演算による
データの書き直しを行う場合には、まず、ＤＡＴＡ
ＯＵＴ信号は、時分割チャンネル中確定しており、同様
に時分割チャンネル中確定している他のデータとの演算
を行い、演算結果を同じＲＡＭＩＩに再び書き込む。こ
のＡＹ型のデータの書き直しを行うため、ＷＲＴ信号は
毎時分割チャンネルの前半で「１」となる周期的な信号
となる。従って、ＷＥ倍信号ＷＣＫ信号及びＷＲＴ信号
がともに「１」である区間「０」となる周期信号となり
、Ｗπ信号の立ち上がり時点ですでに演算が終了し確定
している演算結果データが入力データ用フリップフロッ
プ１６からトライステートバッファ１４を通り再びＲＡ
ＭＩＩに書き込まれる。新たにデータを書き込む場合に
は、書き込みたいデータを用意し、所望の時分割チャン
ネルを待って、演算結果のかわりに用意されたデータが
選択されるようにすることで書き込みが実行される。
ートである。この処理では演算時間が比較的短く、同図
に示す如く時分割チャンネル前半でＷπ信号が「０」と
なる間に終了するものである。読み出し動作については
、ＡＸ型と同様であるので説明を省略する。演算による
データの書き直しを行う場合には、まず、ＤＡＴＡ
ＯＵＴ信号は、時分割チャンネル中確定しており、同様
に時分割チャンネル中確定している他のデータとの演算
を行い、演算結果を同じＲＡＭＩＩに再び書き込む。こ
のＡＹ型のデータの書き直しを行うため、ＷＲＴ信号は
毎時分割チャンネルの前半で「１」となる周期的な信号
となる。従って、ＷＥ倍信号ＷＣＫ信号及びＷＲＴ信号
がともに「１」である区間「０」となる周期信号となり
、Ｗπ信号の立ち上がり時点ですでに演算が終了し確定
している演算結果データが入力データ用フリップフロッ
プ１６からトライステートバッファ１４を通り再びＲＡ
ＭＩＩに書き込まれる。新たにデータを書き込む場合に
は、書き込みたいデータを用意し、所望の時分割チャン
ネルを待って、演算結果のかわりに用意されたデータが
選択されるようにすることで書き込みが実行される。
第４図はＡＺ型データの処理動作を示すタイミングチャ
ートである。この処理では演算時間が比較的長く、同図
に示す如く時分割チャンネルの後半で終了するものであ
る。読み出し動作については、ＡＸ型、ＡＹ型と同様で
あり、また、新たにデータを書き込む動作に関しては、
ＡＹ型と同様であるので説明を省略する。演算によるデ
ータの書き直しを行う場合には、ＡＺ型のデータの演算
時間が比較的長く、ＡＹ型のように時分割チャンネル内
で書き込みが行えないため、演算結果をクロックＣＬＫ
信号とする入力データ用フリップフロップ１６に一旦受
け、これをＤＡＴＡ ＩＮ信号とする。時分割チャン
ネル“ｎ”に対する演算結果がＤＡＴＡ ＩＮ信号と
して確定するのは時分割チャンネル“ｆｉ＋ｌ”である
から、この時分割チャンネル“ｎ＋１”の前半において
アドレス信号値にはｒｎＪが与えられ、データの書き込
みが行われる。
ートである。この処理では演算時間が比較的長く、同図
に示す如く時分割チャンネルの後半で終了するものであ
る。読み出し動作については、ＡＸ型、ＡＹ型と同様で
あり、また、新たにデータを書き込む動作に関しては、
ＡＹ型と同様であるので説明を省略する。演算によるデ
ータの書き直しを行う場合には、ＡＺ型のデータの演算
時間が比較的長く、ＡＹ型のように時分割チャンネル内
で書き込みが行えないため、演算結果をクロックＣＬＫ
信号とする入力データ用フリップフロップ１６に一旦受
け、これをＤＡＴＡ ＩＮ信号とする。時分割チャン
ネル“ｎ”に対する演算結果がＤＡＴＡ ＩＮ信号と
して確定するのは時分割チャンネル“ｆｉ＋ｌ”である
から、この時分割チャンネル“ｎ＋１”の前半において
アドレス信号値にはｒｎＪが与えられ、データの書き込
みが行われる。
尚、上記動作例では、ＡＸ型、ＡＹ型、ＡＺ型の３種類
について示しているが、ＡＺ型よりも更に演算時間が長
い場合にも、演算結果がＤＡＴＡＩＮ信号として確定す
る時分割チャンネルにアドレス信号値を与えることによ
り同様の制御が可能となる。
について示しているが、ＡＺ型よりも更に演算時間が長
い場合にも、演算結果がＤＡＴＡＩＮ信号として確定す
る時分割チャンネルにアドレス信号値を与えることによ
り同様の制御が可能となる。
第５図は電子楽器の波形情報処理部の他の動作例を示す
タイミングチャートである。上記第２図乃至第４図の動
作例においては、ＡＸ型データを新たに書き込む場合の
実行時間は短縮されたが、ＡＹ型データ、ＡＺ型データ
の場合においては、所望の時分割チャンネルのタイミン
グを待たなければならなかった。第５図の動作例は、こ
れをＡＸ型データと同様にタイミングを待たずに行える
ようにしたものである。
タイミングチャートである。上記第２図乃至第４図の動
作例においては、ＡＸ型データを新たに書き込む場合の
実行時間は短縮されたが、ＡＹ型データ、ＡＺ型データ
の場合においては、所望の時分割チャンネルのタイミン
グを待たなければならなかった。第５図の動作例は、こ
れをＡＸ型データと同様にタイミングを待たずに行える
ようにしたものである。
まず、時分割チャンネルを３乃至それ以上に分割し、周
期的な読み出し、書き込みの他に命令による書き込みを
行う区間を設ける。第５図の例では、時分割チャンネル
を３つに分割し、１番目の区間は演算結果による周期的
な書き込み、２番目の区間は命令による書き込み、３番
目の区間は周期的な読み出しに割りあてられる。新たに
データを書き込む場合には、所望のデータをＤＡＴＡＩ
Ｎ信号に与え、所望の時分割チャンネル値をＷＡ信号に
与え、任意の時分割チャンネルの２番目の区間でＷＲＴ
信号を「１」にすればよい。周期的な読み出し及び書き
込みは、前記例と同様である。
期的な読み出し、書き込みの他に命令による書き込みを
行う区間を設ける。第５図の例では、時分割チャンネル
を３つに分割し、１番目の区間は演算結果による周期的
な書き込み、２番目の区間は命令による書き込み、３番
目の区間は周期的な読み出しに割りあてられる。新たに
データを書き込む場合には、所望のデータをＤＡＴＡＩ
Ｎ信号に与え、所望の時分割チャンネル値をＷＡ信号に
与え、任意の時分割チャンネルの２番目の区間でＷＲＴ
信号を「１」にすればよい。周期的な読み出し及び書き
込みは、前記例と同様である。
以上のように本実施例では、回路を集積回路で構成する
場合、シフトレジストよりもＲＡＭの方が単位記憶容量
あたりの回路規模が小さいため、ＬＳＩ等の回路規模が
小さくなる。また、データの処理方法に依存することな
く、所望のデータを所望の時分割チャンネルにタイミン
グを待つことなく直ちに書き込むことができるため、デ
ータの書き込みに要する実行時間が大幅に短縮される。
場合、シフトレジストよりもＲＡＭの方が単位記憶容量
あたりの回路規模が小さいため、ＬＳＩ等の回路規模が
小さくなる。また、データの処理方法に依存することな
く、所望のデータを所望の時分割チャンネルにタイミン
グを待つことなく直ちに書き込むことができるため、デ
ータの書き込みに要する実行時間が大幅に短縮される。
尚、本発明においては、時分割チャンネルを複数に分割
し、各区間で読み出し、古き込みを行う区間を設ければ
よく、実施例に限定されない。また、入力データ用フリ
ップフロップ１６に与えられるクロックＣＬＫは十分に
速いクロックまたは演算終了の割り込み信号であっても
よい。
し、各区間で読み出し、古き込みを行う区間を設ければ
よく、実施例に限定されない。また、入力データ用フリ
ップフロップ１６に与えられるクロックＣＬＫは十分に
速いクロックまたは演算終了の割り込み信号であっても
よい。
以上説明したように本発明によれば、データレジスタを
ＲＡＭで構成し、データを使用方法、演算処理時間で分
類し、データレジスタを構成するＲＡＭにアドレス信号
及びその他の制御信号を与えることにより、データの書
き込みの実行時間を短縮することができ、電子楽器の演
奏に対する応答時間を短くできるため、良好な演奏条件
を提供することができる。
ＲＡＭで構成し、データを使用方法、演算処理時間で分
類し、データレジスタを構成するＲＡＭにアドレス信号
及びその他の制御信号を与えることにより、データの書
き込みの実行時間を短縮することができ、電子楽器の演
奏に対する応答時間を短くできるため、良好な演奏条件
を提供することができる。
第１図は本発明の一実施例に係る電子楽器の波形情報処
理部のブロック図、 第２図は本発明の一実施例に係るＡＸ型データの処理動
作を示すタイミングチャート、第３図は本発明の一実施
例に係るＡＹ型データの処理動作を示すタイミングチャ
ート、第４図は本発明の一実施例に係るＡＺ型データの
処理動作を示すタイミングチャート、第５図は本発明の
他の実施例に係るデータの処理動作を示すタイミングチ
ャート、 第６図は従来の電子楽器の波形情報を読み出すめたのア
ドレス発生回路のブロック図である。 １１・・・ＲＡＭ。 １２・・・ナントゲート、 １３・・・インバータ、 １４・・・トライステートバッファ、 １５・・・出力データ用フリッププロップ、１６・・・
入力データ用フリップフロフプ。 特許出願人 カシオ計算機株式会社 ＬＬＩ ≦ ≦α 第２図 第３図 第６図
理部のブロック図、 第２図は本発明の一実施例に係るＡＸ型データの処理動
作を示すタイミングチャート、第３図は本発明の一実施
例に係るＡＹ型データの処理動作を示すタイミングチャ
ート、第４図は本発明の一実施例に係るＡＺ型データの
処理動作を示すタイミングチャート、第５図は本発明の
他の実施例に係るデータの処理動作を示すタイミングチ
ャート、 第６図は従来の電子楽器の波形情報を読み出すめたのア
ドレス発生回路のブロック図である。 １１・・・ＲＡＭ。 １２・・・ナントゲート、 １３・・・インバータ、 １４・・・トライステートバッファ、 １５・・・出力データ用フリッププロップ、１６・・・
入力データ用フリップフロフプ。 特許出願人 カシオ計算機株式会社 ＬＬＩ ≦ ≦α 第２図 第３図 第６図
Claims (1)
- 【特許請求の範囲】 複数の時分割チャンネルで動作する波形情報処理手段を
備えた電子楽器において、 データを各チャンネルと対応して一時的にランダムアク
セス可能に記憶する記憶手段と、複数のチャンネルに対
して順次、そのチャンネルにおける処理時間としてのチ
ャンネル時間を時分割で割当てる割当手段と、 この割当手段にて割当てられた各チャンネル時間を複数
区間に分割し、この複数の区間の少なくとも１つの区間
にて上記記憶手段から上記割当手段にて割当られている
チャンネルに対応するデータを読出すと共に、他の区間
にて、変更指令されている任意のチャンネルのデータを
上記記憶手段の上記任意のチャンネルに対応する箇所に
書込む読書制御手段と、 データの種類に応じて上記読書制御手段を制御して、上
記記憶手段からデータを読出すタイミングと、この読出
されたデータに基づいて演算したデータを上記記憶手段
へ書込むタイミングとを指定するタイミング指定手段と
、 を具備したことを特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253233A JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253233A JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194393A true JPH0194393A (ja) | 1989-04-13 |
| JP2595992B2 JP2595992B2 (ja) | 1997-04-02 |
Family
ID=17248418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253233A Expired - Fee Related JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595992B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110664A (en) * | 1989-07-10 | 1992-05-05 | Hitachi, Ltd. | Thick film and thin film composite substrate and electronic circuit apparatus using it |
| WO2011034105A1 (ja) | 2009-09-15 | 2011-03-24 | 株式会社カネカ | 水溶性長鎖分子を付加した修飾エリスロポエチン |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682U (ja) * | 1978-07-18 | 1980-01-31 | ||
| JPS55134898A (en) * | 1979-04-05 | 1980-10-21 | Sony Corp | Digital waveform gneration circuit |
| JPS5821796A (ja) * | 1981-07-31 | 1983-02-08 | ヤマハ株式会社 | 電子楽器 |
-
1987
- 1987-10-07 JP JP62253233A patent/JP2595992B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515682U (ja) * | 1978-07-18 | 1980-01-31 | ||
| JPS55134898A (en) * | 1979-04-05 | 1980-10-21 | Sony Corp | Digital waveform gneration circuit |
| JPS5821796A (ja) * | 1981-07-31 | 1983-02-08 | ヤマハ株式会社 | 電子楽器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5110664A (en) * | 1989-07-10 | 1992-05-05 | Hitachi, Ltd. | Thick film and thin film composite substrate and electronic circuit apparatus using it |
| WO2011034105A1 (ja) | 2009-09-15 | 2011-03-24 | 株式会社カネカ | 水溶性長鎖分子を付加した修飾エリスロポエチン |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595992B2 (ja) | 1997-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880001168B1 (ko) | 디지탈 신호처리 시스템 | |
| US4402081A (en) | Semiconductor memory test pattern generating apparatus | |
| US4887267A (en) | Logic integrated circuit capable of simplifying a test | |
| JPH0346850B2 (ja) | ||
| US4949242A (en) | Microcomputer capable of accessing continuous addresses for a short time | |
| US5269012A (en) | Stack memory system including an address buffer for generating a changed address by inverting an address bit | |
| US4047245A (en) | Indirect memory addressing | |
| JPH10161868A (ja) | マクロ命令機能を有する同期式半導体メモリ装置とマクロ命令の格納及び実行方法 | |
| JPH02110597A (ja) | アドレス制御回路 | |
| US5210852A (en) | Memory control system for controlling a first and second processing means to individually access a plurality of memory blocks | |
| JPH0194393A (ja) | 電子楽器 | |
| US4644841A (en) | Electronic musical instrument | |
| US5710386A (en) | Method and apparatus for efficiently controlling access to stored operation control data and tone forming data | |
| JPS6334795A (ja) | 半導体記憶装置 | |
| JP3765452B2 (ja) | 半導体記憶装置 | |
| JP2595998B2 (ja) | 電子楽器 | |
| JPH0617195Y2 (ja) | 楽音発生装置 | |
| JPH0556598B2 (ja) | ||
| JP2854301B2 (ja) | メモリアクセス回路 | |
| JPH079280Y2 (ja) | スタック回路 | |
| JPH01101596A (ja) | 電子楽器 | |
| JP3531208B2 (ja) | ディジタル信号処理装置 | |
| JPH06188635A (ja) | 任意波形発生装置 | |
| JPS5932819B2 (ja) | アドレス制御装置 | |
| JPS6058493B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |