JPH0191377A - Data reproducing device - Google Patents
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Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はデータ再生装置に関し、特に所定量のデータか
記録されているトラックか多数並列して設けられている
テープ状記録媒体を所定速度で搬送してデータの再生を
行う装置に関する。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a data reproducing device, and particularly to a data reproducing device that plays a tape-shaped recording medium in which a predetermined amount of data is recorded on a large number of tracks arranged in parallel at a predetermined speed. The present invention relates to a device that transports and reproduces data.
〈従来の技術〉
従来ディジタルのデータを記録するデータレコータとし
ては、フロッピィディスク等のディスク状記録媒体を用
いるものと、テープ状記録媒体を用いるものとか従来よ
り提案されている。<Prior Art> Conventionally, data recorders for recording digital data have been proposed, including those using a disk-shaped recording medium such as a floppy disk, and those using a tape-shaped recording medium.
ところて、この種のチータレコータに於ては、記録した
データか欠落してしまうことは致命的な欠陥となる。そ
のため、データを記録するに際して、記録されたデータ
の信頼性を保証するために記録されたデータを確認する
こと、所謂ベリファイ(Verify)が必須である。However, in this type of cheater recorder, the loss of recorded data is a fatal defect. Therefore, when recording data, it is essential to check the recorded data in order to guarantee the reliability of the recorded data, so-called verification.
このベリファイについては、従来のデータレコーダに於
て、その記録方式、記録媒体等の条件に適した手法で行
われている。This verification is performed in conventional data recorders using a method suitable for the recording method, recording medium, and other conditions.
第7図はディスク状記録媒体を用いる一般的なデータレ
コーダによる記録媒体上の記録軌跡を示す図、第8図は
第7図の記録軌跡上のデータ配置を説明するための図で
ある。lはディスク状の記録媒体、2a、2b、2c、
2dは夫々1つのセクタか記録されている記録軌跡を示
す。この種のデータレコータに於ては第8図(a)に示
す如きインデックスパルスに応じて第8図(b)に示す
如く複数のセクタか記録される。第8図(a)に於てG
APて示す部分はデータの記録されない部分を示す。1
つのセクタは第8図(c’)に示す如くデータか配置さ
れている。図中DATAは記録しようとする主たるデー
タ、DATASyncは主たるデータの同期用データ、
IDはコントロールデータ等のサラデータ、ID5yn
cはサラデータの同期用データ、CRCCは周知の巡回
符号(以下CRCCと称す)である。FIG. 7 is a diagram showing a recording trajectory on a recording medium by a general data recorder using a disk-shaped recording medium, and FIG. 8 is a diagram for explaining data arrangement on the recording trajectory in FIG. 1 is a disk-shaped recording medium, 2a, 2b, 2c,
2d indicates a recording trajectory in which one sector is recorded. In this type of data recorder, a plurality of sectors are recorded as shown in FIG. 8(b) in response to index pulses as shown in FIG. 8(a). In Figure 8(a), G
The portion indicated by AP indicates a portion where no data is recorded. 1
Data is arranged in the two sectors as shown in FIG. 8(c'). In the figure, DATA is the main data to be recorded, DATASync is data for synchronizing the main data,
ID is Sara data such as control data, ID5yn
c is data for synchronizing Sara data, and CRCC is a well-known cyclic code (hereinafter referred to as CRCC).
この種のデータレコータに於てベリファイは、記録直後
に再生を行い再生された
CRCCを用いてデータエラーの発生状況を観視し、デ
ータエラーか数多く発生すると判断した場合には、記録
媒体1上の同一位相部分に同一データを再度記録するも
のであった。In this type of data recorder, verification is performed by reproducing the data immediately after recording, using the reproduced CRCC to observe the occurrence of data errors, and if it is determined that many data errors occur, The same data was recorded again in the same phase portion above.
他方、テープ状記録媒体を用いるデータレコータに於て
は i9図に示す如く、テープ3の搬送方向(矢印4に
示す)に対して上流に位置する記録へラド5と下流に使
古するベリファイ用ヘット6を設け、記録ヘラ145て
記録したデータの誤り発生状況をベリファイ用ヘット6
て再生されたCRCCまたはパリティチエツクコートを
用いて観視する。そして、データエラーか数多く発生す
る場合には、テープ3の搬送を停止し、データの記録を
中断していた。On the other hand, in a data recorder using a tape-shaped recording medium, as shown in Figure i9, there is a recording rad 5 located upstream in the transport direction of the tape 3 (indicated by arrow 4) and a worn verify rad 5 located downstream. A verification head 6 is installed to verify the occurrence of errors in data recorded by the recording spatula 145.
Observe using a regenerated CRCC or parity check coat. If a large number of data errors occur, transport of the tape 3 is stopped and data recording is interrupted.
また、データの再生時に於ては、誤り訂正不能なデータ
か発生すると、テープ3を巻戻し、同一のトラックにつ
いて誤り訂正か可能になるまでくり返し再生を行い再生
されるデータの信頼性を高めることか考えられていた。Furthermore, when data is reproduced, if uncorrectable data occurs, the tape 3 is rewound and the same track is repeatedly reproduced until the error can be corrected, thereby increasing the reliability of the reproduced data. It was thought that
〈発明か解決しようとする問題点〉
しかし、上述のディスク状記録媒体を用いるデータレコ
ータに於ては記録てきるデータ量か限られており、膨大
な量のデータを記憶するには適していない。一方テープ
状記録媒体を用いるデータレコータには比較的大量のデ
ータか記録されるか、記録時のデータエラーの発生に伴
い、記録か停止されてしまうため、データの伝送ヒツト
レートの平均を小さくせざるを得す、記録時間か非常に
長くなってしまう。また、再生時に於ても誤り訂正不能
なデータか発生する1σに、テープを一旦巻戻し、同一
トラックのデータを再生するのて、再生に極めて長時間
を要する。この様に記録再生に長時間を要するというこ
とはチータレコータとしての使用価値を著しく低下させ
、テープ状記録媒体を用いるデータレコータにとってそ
の普及の妨げになっていた。<Problem to be solved by the invention> However, the amount of data that can be recorded in the data recorder using the disk-shaped recording medium described above is limited, and it is not suitable for storing huge amounts of data. do not have. On the other hand, data recorders that use tape-shaped recording media either record a relatively large amount of data or stop recording when a data error occurs during recording, so the average data transmission hit rate must be kept small. Unavoidably, the recording time becomes extremely long. Further, even during reproduction, it takes an extremely long time to rewind the tape and reproduce data on the same track due to 1σ, which generates uncorrectable data. The fact that recording and reproducing takes a long time in this way significantly reduces the usefulness of the cheater recorder, and has hindered the widespread use of data recorders using tape-shaped recording media.
〈問題点を解決するための手段〉
かかる目的下に於て、本発明によるデータ再生装置は、
所定量のデータが記録されているトラックか多数並列し
て設けられているテープ状記録媒体を所定速度て搬送し
てデータを再生する装置において、同一の情報に係るデ
ータか記録されている複数のトラックから順次再生され
たデータか夫々誤り訂正不能である時、前記複数のトラ
ックの各再生データ間て相補的にデータ補間を行った後
に出力する構成としている。<Means for Solving the Problems> For this purpose, the data reproducing device according to the present invention has the following features:
In a device that reproduces data by conveying a tape-shaped recording medium in which a predetermined amount of data is recorded or a large number of tape-shaped recording media arranged in parallel at a predetermined speed, it is possible to reproduce data by transporting a plurality of tracks on which a predetermined amount of data is recorded. When it is impossible to correct errors in data sequentially reproduced from the tracks, data is interpolated complementary to each reproduced data of the plurality of tracks and then output.
〈作用〉
上述の如く構成することにより、複数のトラックに亘っ
て同一情報に係るデータか記録されている場合、全ての
トラックについて再生データの誤り訂正か不能てあって
も、高い確率て相補的データ補間により、エラーデータ
をなくすことか可能て、再生に要する時間を著しく短縮
することかてきる。<Operation> By configuring as described above, when data relating to the same information is recorded across multiple tracks, even if it is impossible to correct errors in reproduced data for all tracks, there is a high probability that complementary data will be generated. Data interpolation makes it possible to eliminate error data and significantly shorten the time required for reproduction.
〈実施例〉 以下、本発明の実施例について説明する。<Example> Examples of the present invention will be described below.
第2図は本発明の一実施例のデータ記録再生装置の概略
構成を示す図てあり、図中11は不図示のカメラ等より
得られるアナログビデオ信号か入力される端子てあり、
木実施例のデータレコーダてはこのアナログビデオ信号
をディジタルデータ化して記録再生するものとする。FIG. 2 is a diagram showing a schematic configuration of a data recording/reproducing apparatus according to an embodiment of the present invention. In the figure, reference numeral 11 denotes a terminal to which an analog video signal obtained from a camera or the like (not shown) is input.
The data recorder of this embodiment converts this analog video signal into digital data and records and reproduces it.
12は端子11に入力されたアナログビデオ信号をディ
ジタル化するアナ口クーデイシタル(A/D)変換器、
13はディジタル化されたビデオ信号の1フイ一ルド分
を記憶可能なフィールドメモリ、14はフィールドメモ
リ13の書込み及び読出しアドレスを制御するアドレス
制御回路115は制御データや文字データ等ビデオデー
タ以外のデータ(以下IDと称す)を形成し、出力する
ID処理回路、16はどチオデータ及びIDに対しイン
ターリーラ処理、誤り検出コード及び誤り訂正コート等
の冗長コードの付加等を行った後PCMデータとして出
力するPCMプロセッサ、17はPCMプロセッサ16
の出力するPCMデータをディジタル変調する変調器、
18は記録アンプである。12 is an analog digital (A/D) converter that digitizes the analog video signal input to the terminal 11;
13 is a field memory capable of storing one field of a digitized video signal; 14 is an address control circuit 115 that controls write and read addresses of the field memory 13; and an address control circuit 115 that stores data other than video data such as control data and character data. (hereinafter referred to as ID) and outputs it as PCM data after performing interleaver processing, addition of redundant codes such as error detection code and error correction code, etc. to the 16-bit data and ID. 17 is a PCM processor 16
a modulator that digitally modulates the PCM data output from the
18 is a recording amplifier.
また、SWI、SW2.SW3は夫々切換スイッチてあ
り、21は再生アンプ、22は変調器17に対応する復
調器、23は復調器22を経て得たPCMデータ中の誤
り検出コート及び誤り訂正コードを用いてデータ誤りの
発生数及び発生パターン等を検出する誤り検出回路、2
4は装置全体を制御するシステム制御回路、25はPC
Mプロセッサ16と逆の処理、即ちデインターリーブ処
理及び誤り訂正処理を行うPCMプロセッサ、31は本
発明の特徴的要素である相補的補間回路、26はPCM
プロセッサ25から得たIDに基いて各種の制御データ
及びビデオデータ以外のデータを出力するID処理回路
、27は補間回路31より出力されるビデオデータを受
けるフィールドメモリ、28はフィールドメモリ27の
書込み及び読出しアドレスを制御するアドレス制御回路
、29はフィールドメモリ27から読出されるディジタ
ルビデオデータをアナログ化して出力するディジタル−
アナログ(D/A)変換器、30はアナログビデオ信号
の出力端子である。Also, SWI, SW2. SW3 has a changeover switch, 21 is a reproducing amplifier, 22 is a demodulator corresponding to the modulator 17, and 23 is a data error detection code using the error detection code and error correction code in the PCM data obtained through the demodulator 22. Error detection circuit for detecting the number of occurrences, occurrence pattern, etc., 2
4 is a system control circuit that controls the entire device; 25 is a PC
31 is a complementary interpolation circuit which is a characteristic element of the present invention; 26 is a PCM
An ID processing circuit outputs various control data and data other than video data based on the ID obtained from the processor 25; 27 is a field memory that receives video data output from the interpolation circuit 31; 28 is a field memory 27 write and output circuit; An address control circuit 29 controls the read address, and a digital circuit 29 converts the digital video data read from the field memory 27 into analog and outputs it.
An analog (D/A) converter 30 is an output terminal for an analog video signal.
Hl、H2は夫々回転ヘットてあり、その配置を第3図
(A)、第3図(B)を用いて説明する。i3図(A>
に示す如くヘッドH1とヘットH2は互いに180°の
位相差をもって回転シリンダ50上に取付けられており
磁気テープTはシリンダ50に対して1806未満の角
度(θ°)の角範囲に亘って巻装されている。H1 and H2 are respectively rotary heads, and their arrangement will be explained with reference to FIGS. 3(A) and 3(B). Figure i3 (A>
As shown in the figure, the heads H1 and H2 are mounted on a rotating cylinder 50 with a phase difference of 180°, and the magnetic tape T is wound around the cylinder 50 over an angular range of less than 1806 degrees (θ°). has been done.
ヘットH1はデータ記録再生用、ヘッドH2はデータ再
生用に用いられ、第3図(B)に示す如くヘットH1と
ヘッドH2とは同一のアジマスを有し1回転軸線方向に
ついて所定の距離Xたけ異なる回転面上を回転する。こ
の距離Xは、ヘットH1のみによって記録を行いかつト
ラックの長さか記録トラックピッチに対して充分小さい
とすれば記録トラックピッチの繕とする。これによって
ヘットH1,H2は第4図tl、t2で示す如きトレー
ス軌跡の中心線をとり、ヘットH1のトレース軌跡をヘ
ッドH2か追跡する様にトレースすることになる。The head H1 is used for data recording and reproduction, and the head H2 is used for data reproduction.As shown in FIG. Rotate on different planes of rotation. This distance X is considered as a correction of the recording track pitch if recording is performed only by the head H1 and is sufficiently small compared to the track length or the recording track pitch. As a result, the heads H1 and H2 take the center line of the trace locus as shown in FIG.
以下上述の如き構成のデータレコーダに於ける、データ
記録及び再生動作について説明する。Data recording and reproducing operations in the data recorder configured as described above will be explained below.
第5図はデータ記録時に於けるシステム制御回路24の
動作を示すフローチャートであり、以下第5図のフロー
チャートを参照してデータ記録時の動作について説明す
る。尚、データ記録時に於てスイッチSWI、SW3は
夫々R側に接続されている。FIG. 5 is a flow chart showing the operation of the system control circuit 24 during data recording, and the operation during data recording will be described below with reference to the flow chart of FIG. Note that during data recording, the switches SWI and SW3 are each connected to the R side.
フィールドメモリ13には不図示の操作部材の操作に応
じて、A/D変換器12の出力するディジタルビデオデ
ータの1フイ一ルド分かdj込まれる。ビデオ信号をリ
アルタイムにディジタル化したディジタルデータのビッ
トレートは極めて高いため、フィールドメモリ13はl
フィール8分のビデオデータ即ち静止画データをビット
レートを落として出力する。これに伴い、このlフィー
ル8分のビデオデータは多数のトラックに亘って記録さ
れることになる。One field of digital video data output from the A/D converter 12 is stored in the field memory 13 in accordance with the operation of an operation member (not shown). Since the bit rate of digital data obtained by digitizing video signals in real time is extremely high, the field memory 13 is
To output 8 minutes of video data, that is, still image data, with a reduced bit rate. Accordingly, this 8 minute video data will be recorded over a large number of tracks.
第5図のステップ101てはID処理回路15によって
IDが設定されるのであるが、このIDには!フィール
ド分のビデオデータ中側トラックロに記録されるデータ
であるかを示すトラック番号データ等が含まれている。In step 101 of FIG. 5, an ID is set by the ID processing circuit 15, but this ID! It includes track number data and the like indicating whether the data is recorded in the middle track of the field's worth of video data.
記録ヘッドH1が所定の回転位相に到達すると、ヘッド
H1によりSW3のR側端子を介し1トラッり分のデー
タの記録か行われる(ステップ102)。この記録はド
ラム50が00回転すると終了し、更にトラム50が(
180−θ)0回転すると、再生ヘッドH2が、今記録
したトラックの始端に到達しており、このトラックを再
生ヘットH2にて再生する(ステップ103)。When the recording head H1 reaches a predetermined rotational phase, data for one track is recorded by the head H1 via the R side terminal of SW3 (step 102). This recording ends when the drum 50 rotates 00 times, and the tram 50 (
180-.theta.) After 0 rotations, the reproducing head H2 has reached the starting end of the track just recorded, and this track is reproduced by the reproducing head H2 (step 103).
この再生ヘットH2の再生信号はSWlのR側端子及び
記録アンプ21を介して、復調器22に入力され、誤り
検出回路23は復調器22の出力する誤り訂正コード等
を用いて、データ誤りの個数、発生パターン等が検出さ
れる。この時ステップ104てデータエラーか発生して
いないと判断された時には、トラック番号データ等のI
Dの一部を更新しくステップ105)、次に記録するデ
ータをフィールドメモリ13からPCMプロセッサ16
にロードする(ステップ106)。ここて記録せんとす
るデータが終了した場合には、このフローチャートに甚
く処理を終了し、終了していない場合にはステップ10
2に戻り(ステップ1o7)次トラツクへの新たなデー
タの記録を行う。The reproduction signal of the reproduction head H2 is input to the demodulator 22 via the R side terminal of SWl and the recording amplifier 21, and the error detection circuit 23 uses the error correction code etc. output from the demodulator 22 to detect data errors. The number, occurrence pattern, etc. are detected. At this time, if it is determined in step 104 that a data error has not occurred, the track number data, etc.
D is updated in step 105), and the data to be recorded next is transferred from the field memory 13 to the PCM processor 16.
(step 106). If the data to be recorded is completed, the process is completed according to this flowchart, and if the data is not completed, step 10 is performed.
Returning to step 2 (step 1o7), new data is recorded on the next track.
一方、ステップ104てデータエラーか発生したと判断
された時には、ステップ108てデータエラーの発生個
数をチエツクし、更にステップ109でデータエラーの
発生パターンをチエツクする。これらのチエツクに基き
、ステップ110てエラー訂正か可能と判断された場合
にはステップ105,106を介してステップ102に
戻り、同様に次トラツクへ新たなデータの記録を行う。On the other hand, if it is determined in step 104 that a data error has occurred, the number of data errors occurring is checked in step 108, and the pattern of data error occurrence is checked in step 109. Based on these checks, if it is determined in step 110 that error correction is possible, the process returns to step 102 via steps 105 and 106, and new data is similarly recorded on the next track.
ステップ110てエラー訂正か不可能と判断された場合
には、IDの更新、データの更新を行うことなくステッ
プ102に戻り、次トラツクに再度同一のデータを記録
することになる。If it is determined in step 110 that error correction is not possible, the process returns to step 102 without updating the ID or data, and the same data is recorded again on the next track.
尚、第5図のフローチャートに従う処理に於て、ステッ
プ103の再生の終了から、ステップ102の再生の開
始に至る処理時間はシリンダ50か00回転する期間以
内となる補設定されているのは云うまでもない。In the process according to the flowchart of FIG. 5, the processing time from the end of regeneration in step 103 to the start of regeneration in step 102 is set so that it is within the period of 50 or 00 revolutions of the cylinder. Not even.
上述の如く、記録直後のベリファイによって、記録デー
タか誤り訂正不可能であると判断された場合には、同一
のデータを繰り返し記録することになり、ドラム50の
回転及びデーゾTの走行を停止させることなく信頼性の
高いデータを記録できる。従って、データ記録は次々に
行われることになり、短時間て信頼性の高いデータを記
録することかできる。As mentioned above, if it is determined by the verification immediately after recording that the recorded data cannot be corrected, the same data will be recorded repeatedly, and the rotation of the drum 50 and the running of the DESO T will be stopped. Highly reliable data can be recorded without any trouble. Therefore, data recording is performed one after another, and highly reliable data can be recorded in a short period of time.
第6図は第2図の装置による再生時のシステム制御回路
24の動作を説明するためのフローチャート、第1図は
第2図に於ける相補的補間回路31の構成例を示す図て
あり、以下これらの図面を用いて再生時の動作について
説明する。FIG. 6 is a flowchart for explaining the operation of the system control circuit 24 during reproduction by the apparatus shown in FIG. 2, and FIG. 1 is a diagram showing an example of the configuration of the complementary interpolation circuit 31 in FIG. The operation during reproduction will be described below using these drawings.
尚、再生時にはスイッチSWI、SW2は夫々P側に接
続されており、スイッチSW2は不図示の制御回路によ
って、ヘッドドラム50か180”回転する毎にA、8
両端子へ交互に接続される。During playback, the switches SWI and SW2 are connected to the P side, respectively, and the switch SW2 is controlled by a control circuit (not shown) to switch between A and 8 every time the head drum 50 rotates 180''.
Connected alternately to both terminals.
ヘッドH1により再生されたIDか読出され(ステップ
201)だ後、データか記録されているという判定かス
テップ202でなされると、誤り検出回路23の出力に
より、データエラー発生の有無が判定される(ステップ
203)。データエラーか発生していない時には、ステ
ップ219へ進む。After the ID reproduced by the head H1 is read (step 201), if it is determined in step 202 that data has been recorded, it is determined from the output of the error detection circuit 23 whether or not a data error has occurred. (Step 203). If no data error has occurred, the process advances to step 219.
一方、データエラーか発生している場合には、誤り検出
回路23の検出結果に基いて、エラー発生個数のチエツ
ク(ステップ205)及びエラー発生パターンのチエツ
ク(ステップ206)を行い、ステップ207にてエラ
ー訂正可能か否かの判断か行われる。エラー訂正可能で
あればステップ208で誤り訂正処理を行った後ステッ
プ219へ行。エラー訂正か不能と判定された場合には
スイッチSW2かB側に接続されるのを待ち、ヘッドH
2から出力されたIDか読出され(ステップ209)、
ステップ203〜208と同様の動作かヘッドH2から
の再生データについて行われる(ステップ213〜21
8)。On the other hand, if a data error has occurred, based on the detection result of the error detection circuit 23, the number of errors occurring is checked (step 205) and the error occurrence pattern is checked (step 206). A determination is made as to whether or not the error can be corrected. If the error can be corrected, error correction processing is performed in step 208, and then the process proceeds to step 219. If it is determined that error correction is not possible, wait until switch SW2 is connected to the B side, and head H
The ID output from 2 is read out (step 209),
Operations similar to steps 203 to 208 are performed on the reproduced data from head H2 (steps 213 to 21
8).
その後、スイッチSW2か再びA側に接続されると、ヘ
ットH1により再生されたIDか読出され(ステップ2
09)、今回読出されたID中前述のトラック番号デー
タと、前回読出されたID中のトラック番号データが比
較される。これに伴って、今回再生しようとするトラッ
クと直前に再生されたトラックとが同一の情報に係るデ
ータであるか否か、即ちデータか更新されたか否かが判
断される(ステップ221)。データが更新されていな
い場合には、記録時のパ、リファイに因って複数トラッ
クに亘って同一データを記録していた部分の2トラツク
目以降のトラックであると判断でき、この場合はステッ
プ202に戻る。データが更新されている場合には、ス
テップ223にて相補的補間回路31からデータの出力
が行われる。After that, when the switch SW2 is connected to the A side again, the ID reproduced by the head H1 is read out (step 2
09), the aforementioned track number data in the currently read ID is compared with the track number data in the previously read ID. Along with this, it is determined whether the track to be reproduced this time and the track reproduced immediately before have data relating to the same information, that is, whether the data has been updated (step 221). If the data has not been updated, it can be determined that the track is the second or subsequent track of a portion where the same data was recorded over multiple tracks due to parsing and refining during recording, and in this case, the step Return to 202. If the data has been updated, the complementary interpolation circuit 31 outputs the data in step 223.
以下、第1図を参照して相補的補間回路31の動作につ
いて説明する。図中WCLはシステム制御回路24より
供給されるワードクロッつてあり、図中Dataにて示
すデータの各ワードに同期している。データDataは
PCMプロセッサ25から出力されるデータで、既に誤
り訂正処理か施されている。EFは回しく PCMプロ
セッサ25から供給され、データDataか誤りか否か
を示すエラーフラッグである。The operation of the complementary interpolation circuit 31 will be described below with reference to FIG. WCL in the figure is a word clock supplied from the system control circuit 24, and is synchronized with each word of data indicated by Data in the figure. Data is data output from the PCM processor 25, and has already been subjected to error correction processing. EF is an error flag that is supplied from the PCM processor 25 and indicates whether the data is an error.
入力されたデータDataはバッファメモリとしてのラ
ンダムアクセスメモリ(RAM)51及びマルチプレク
サ(MPX)56のA個入力へ供給される。RAM51
のアドレスはワードクロックWCLをカウントするアド
レスカウンタ52によって決定され、RAM51の書込
みモートと読出しモードは各ワード毎にエラーフラッグ
EFによって決定される。即ち、RAM51には誤りの
生じていないワードのみが書込まれ、誤りの生じている
ワードか入力されている時はRAM51は読出しモード
となる。一方MPX56は誤りか生じているワードが入
力されている時にはB側、誤りが生じていないワードか
入力されている時にはA側に夫々入力されているデータ
を出力する。The input data Data is supplied to a random access memory (RAM) 51 as a buffer memory and A inputs of a multiplexer (MPX) 56. RAM51
The address of the RAM 51 is determined by an address counter 52 that counts the word clock WCL, and the write mode and read mode of the RAM 51 are determined for each word by an error flag EF. That is, only words with no errors are written into the RAM 51, and when a word with an error is being input, the RAM 51 is in the read mode. On the other hand, the MPX 56 outputs the input data to the B side when a word containing an error is input, and to the A side when a word without an error is input.
RTはシステム制御回路24より第6図のステップ22
3に関連して供給される出力トリガ信号である。このト
リガ信号RTは1トラック分のデータ単位で決定され、
MPX56からのデータ出力を行うか否かを決定する。RT is sent from the system control circuit 24 to step 22 in FIG.
3 is an output trigger signal provided in connection with 3. This trigger signal RT is determined in units of data for one track,
Determine whether or not to output data from the MPX56.
第6図のフローチャート中ステップ223にて出力を行
わしめる際のデータDataに誤り訂正されたデータも
含めて誤りのないデータとした時に、全く誤りか生じな
ければ、
MPX56は常にA側へ入力されたデータか出力される
ことになる。一方、この時データDataに誤りか生じ
たエラーデータが含まれていれば、このエラーデータか
入力されている時には、RAM51から読出されたデー
タか出力される。ここて、MPX56が出力モードとな
るまでに、データDa taとしては2xトラック分の
データか入力されることになる。ここてXは同一の情報
に係るデータが連続して記録されているトラックの本数
である。RAM51てはこの間、データDataにデー
タエラーが生じたアドレスを次々にデータエラーのない
ワードで置換しており、最終的にはMPX56からは2
x)ラック分のデータについて、同一アドレスのワード
に全てデータエラーか発生しない限りデータエラーのな
いデータか出力される。When the data to be outputted in step 223 in the flowchart of FIG. 6 is error-free data including error-corrected data, if no errors occur at all, the MPX56 always inputs the data to the A side. The data will be output. On the other hand, if the data includes error data in which an error has occurred, the data read from the RAM 51 is output while the error data is being input. By the time the MPX 56 enters the output mode, data for 2x tracks will have been input. Here, X is the number of tracks on which data relating to the same information is continuously recorded. During this time, the RAM 51 replaces addresses in which data errors have occurred one after another with words without data errors, and finally two
x) Regarding data for a rack, data without data errors is output unless all data errors occur in words at the same address.
エラーワラ1ソツEFはインバータ53を介して、RA
M51内の所定のエリアに各ワードアドレス毎に記憶さ
れ、このエリアもエラーフラッグEFが入力される毎に
書換られる。このエリアのデータについてはMPX56
か読出しを行った直後に、即ちトリガ信号RTのエツジ
によってリセットされる。RAM51かデータの読出し
を行う際、読出されたワードかデータエラーを生してい
るか否かを示すエラーフラッグか、インバータ54へ出
力される。このフラッグはカウンタ55でカウントされ
、カウント値VTか「1」以上であればこの時MPX5
6から出力されるデータはデータエラーを含むことを示
している。Error 1 sotsu EF is connected to RA via inverter 53.
Each word address is stored in a predetermined area in M51, and this area is also rewritten every time the error flag EF is input. For data in this area, please refer to MPX56
It is reset immediately after reading, that is, by the edge of the trigger signal RT. When data is read from the RAM 51, an error flag indicating whether or not the read word has caused a data error is output to the inverter 54. This flag is counted by the counter 55, and if the count value VT is "1" or more, then the MPX5
This indicates that the data output from 6 contains a data error.
ここて、トリガ信号RTがハイレベルの時に、カウンタ
55のカウント値VTかrlJ以上であれば、テープを
所定量巻戻して同一のトラックについて再度再生を行う
様にすることも可能である。但し、これは極めて高い信
頼性か要求される場合のみ有効て、本実施例の様に画像
情報に係るデータの様に他の手法で補間の可能な場合に
は、再生時間が長くかかってしまうという意味では好ま
しくない。Here, when the trigger signal RT is at a high level, if the count value VT of the counter 55 is greater than or equal to rlJ, it is also possible to rewind the tape by a predetermined amount and reproduce the same track again. However, this is effective only when extremely high reliability is required, and if interpolation can be performed using other methods, such as in the case of data related to image information, as in this embodiment, the playback time will be long. In that sense, I don't like it.
上述の如き再生系の構成によれは、テープの搬送を停止
することなく、信頼性の高いデータの再生か可能てあり
、従来のデータレコータに比べ大幅に再生時間か短縮さ
れる。With the configuration of the reproducing system as described above, data can be reproduced with high reliability without stopping tape transport, and the reproducing time is significantly shortened compared to conventional data recorders.
〈発明の効果〉
以上説明した様に、本発明のデータ再生装置によればデ
ータの再生に要する時間を大幅に短縮でき、テープ状記
録媒体を用いたデータレコーダの用途を拡大せしめるこ
とかてきる。<Effects of the Invention> As explained above, according to the data reproducing device of the present invention, the time required for reproducing data can be significantly shortened, and the applications of data recorders using tape-shaped recording media can be expanded. .
fjSi図は本発明の一実施例としてのチータレコータ
の再生系の要部構成を示す図。
第2図は本発明の−・実施例としてのチータレコータの
全体の概略構成を示す図、
第3図(A)、(B)は第2図のレコーダのヘット配置
を示す図、
第4図は第2図のレコーダの各ヘットにょるトレース軌
跡を示す図、
第5図は第2図のレコーダの記録時に於けるシステム制
御回路の動作を説明するためのフローチャート、
第6図は第2図のレコーダの再生時に於けるシステム制
御回路の動作を説明するためのフローチャート、
第7図はディスク状記録媒体を用いる一般的なデータレ
コータによる記録媒体りの記録軌跡を示す図。
第8図は第6図の記録軌跡上のデータ配置を説明するた
めの図、
第9図はテープ状記録媒体を用いる従来のデータレコー
タの一例を示す図である。
図中H1は第1の回転ヘッド、H2は第2の回転ヘット
、Tはテープ、16.25はPCMプロセッサ、23は
誤り検出回路、24はシステム制御回路、31は相補的
補間回路、51はランダムアクセスメモリ、56はマル
チプレクサである。Fig. fjSi is a diagram showing the main part configuration of a reproduction system of a cheater recorder as an embodiment of the present invention. FIG. 2 is a diagram showing the overall schematic configuration of a cheater recorder as an embodiment of the present invention, FIGS. 3A and 3B are diagrams showing the head arrangement of the recorder in FIG. 2, and FIG. Fig. 5 is a flowchart for explaining the operation of the system control circuit during recording by the recorder shown in Fig. 2; A flowchart for explaining the operation of the system control circuit during playback of the recorder. FIG. 7 is a diagram showing a recording trajectory of a recording medium by a general data recorder using a disk-shaped recording medium. FIG. 8 is a diagram for explaining the data arrangement on the recording trajectory in FIG. 6, and FIG. 9 is a diagram showing an example of a conventional data recorder using a tape-shaped recording medium. In the figure, H1 is the first rotary head, H2 is the second rotary head, T is the tape, 16.25 is the PCM processor, 23 is the error detection circuit, 24 is the system control circuit, 31 is the complementary interpolation circuit, and 51 is the Random access memory 56 is a multiplexer.
Claims (1)
て設けられているテープ状記録媒体を所定速度で搬送し
てデータを再生する装置であって、同一の情報に係るデ
ータが記録されている複数のトラックから順次再生され
たデータが夫々誤り訂正不能である時、前記複数のトラ
ックの各再生データ間で相補的にデータ補間を行った後
に出力することを特徴とするデータ再生装置。A device that reproduces data by conveying at a predetermined speed a tape-shaped recording medium in which a large number of tracks on which a predetermined amount of data are recorded are arranged in parallel, and the data relating to the same information is recorded. A data reproducing apparatus characterized in that when data sequentially reproduced from a plurality of tracks cannot be error corrected, data is interpolated complementary between each reproduced data of the plurality of tracks and then outputted.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62249498A JPH0828063B2 (en) | 1987-10-01 | 1987-10-01 | Data playback device |
US07/593,320 US5124851A (en) | 1987-09-18 | 1990-10-01 | Data recording apparatus with recorded data verifying means |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62249498A JPH0828063B2 (en) | 1987-10-01 | 1987-10-01 | Data playback device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0191377A true JPH0191377A (en) | 1989-04-11 |
JPH0828063B2 JPH0828063B2 (en) | 1996-03-21 |
Family
ID=17193863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62249498A Expired - Lifetime JPH0828063B2 (en) | 1987-09-18 | 1987-10-01 | Data playback device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0828063B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02297769A (en) * | 1989-05-12 | 1990-12-10 | Mitsubishi Electric Corp | Digital signal reproducing device |
USRE40044E1 (en) | 1997-05-23 | 2008-02-05 | Sony Corporation | Data recording apparatus and method, data reproducing apparatus and method, data recording/reproducing apparatus and method, and transmission medium |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5994215A (en) * | 1982-11-19 | 1984-05-30 | Sony Corp | Data reproducer |
JPS63211923A (en) * | 1987-02-27 | 1988-09-05 | Sony Corp | Error correction decoder |
-
1987
- 1987-10-01 JP JP62249498A patent/JPH0828063B2/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5994215A (en) * | 1982-11-19 | 1984-05-30 | Sony Corp | Data reproducer |
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USRE40044E1 (en) | 1997-05-23 | 2008-02-05 | Sony Corporation | Data recording apparatus and method, data reproducing apparatus and method, data recording/reproducing apparatus and method, and transmission medium |
Also Published As
Publication number | Publication date |
---|---|
JPH0828063B2 (en) | 1996-03-21 |
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