JPH01820A - 抵抗／コンデンサの変化を補償した集積化デュアルスロープ形アナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は一般にアナログ−デジタル変換器に関し、特
に集積化デュアルスロープ形アナログ−デジタル変換器
に関する。

（従来の技術） アナログ−デジタル（Ａ／Ｄ）変換器は、入力電圧の数
値表示を生じるように動作する。一つの種類のＡ／Ｄ変
換器は、“デュアルスロープ（二重傾斜）”形Ａ／Ｄ変
換器として知られている。

一般に、デュアルスロープ形Ａ／Ｄ変換器は入力電圧を
所定の開始電圧レベルからピーク電圧レベルまで所定の
時間にわたって積分した後、標準電圧をピーク電圧レベ
ルから開始電圧レベルへと逆積分する。反対に、デュア
ルスロープ形Ａ／Ｄ変換器では、標準電圧を所定の期間
にわたって積分した後、入力電圧を逆積分してもよい。

逆積分に必要だった時間が上記所定の時間と比較され、
標準電圧の入力電圧に対する比を求める。

デュアルスロープ形アナログーデジタル変換器は、デジ
タル弐のパネルメータ、電圧計、その他の計測及び制御
の用途で用いるため多量に市販されている。これらのＡ
／Ｄ変換器はバイポーラ又はＭ　ＯＳ技術で容易に実施
化でき、１５ビツトを充分に越えた分解能が可能なため
、低速、高精度゛Ａ／Ｄ変換器が業界基準となってきて
いる。最大の分解能及び信顧性とするには、最大許容入
力電圧に対応したピーク電圧レベルを最適なレベルに設
定することが望ましい。残念ながら、従来開発されたデ
ュアルスロープ形Ａ／Ｄ変換器は高精度の抵抗とコンデ
ンサを必要とし、これらはＡ／Ｄ回路の残りと一緒に集
積回路上に正確に実施化できない。

（発明が解決しようとする課題） 抵抗及び容量値の変化は積分速度を左右するので、積分
時に得られるピーク電圧レベルに悪影響を及ぼす。外部
の抵抗とコンデンサを使うことも、コストの増大、寄生
リーク、ノイズの増加及び温度に関連した変化を含む幾
つの問題を伴う。これらの問題は、低分解能（１０ビツ
ツ以下）°の用途における“逐次比較形”Ａ／Ｄ変換器
の能力を減少させるばかりか、デュアルスロープ形Ａ／
Ｄ変換器しか選択の余地がない高精度の用途においても
システムコストの増加と性能の低下という結果をもたら
す。

このため当業界においては、製造プロセスによって生じ
る抵抗及び容量値の固有な変化に基づく精度の減少を伴
わずに、単一チップ上に集積可能なデュアルスロープ形
Ａ／Ｄ変換器が必要とされている。

（課題を解決するための手段と作用） こ＼に開示し請求する本発明は、従来のデュアルスロー
プ形アナログーデジタル変換器に伴う問題を実質上取り
除いて、集積チップ上でデュアルスロープ形のアナログ
−デジタル変換を行う方法及び装置を提供する。

本発明の一特徴では、デュアルスロープ形アナログーデ
ジタル変換器がタイミング情報を発生する発振器と、入
力電圧を所定の発振回数にわたって積分する積分器とを
有する。発振器は、その周波数が積分の速度に比例して
変化し、積分速度の所望値からのずれを相殺するように
構成される。

本発明のこの特徴による利点は、実際の積分速度または
実際の発振速度における精度誤差にも拘らず安定なピー
ク積分レベルが維持されることにある。別の利点として
、積分器に対する温度の影響も同様に相殺される。

本発明の別の特徴では、完全に集積化されたデュアルス
ロープ形アナログーデジタル変換器が、電圧の数値への
変換のためにアナログ電圧を受け取る入力と、タイミン
グ情報を発生する発振器と、所定の時間間隔にわたって
入力電圧を積分し、測定される時間間隔にわたって標準
電圧を積分する積分器とを有する。発振器は、その抵抗
とコンデンサの値を乗算することによって決まるＲＣ時
定数に反比例した速度でタイミング情報を発生する。

積分の速度は、積分器の抵抗とコンデンサの値に反比例
する。積分器の抵抗を発振器の抵抗と実質上同時に且つ
近接して作製し、また積分器のコンデンサを発振器のコ
ンデンサと近接して作製することによって、抵抗及び容
量要素の値における比例した変化の関係を、積分器と発
振器の両方において実質上等しくすることができる。本
発明のこの特徴は、抵抗及び容量両値の設計レベルから
のかなり大きな変化にも拘らず、フルスケール入力電圧
に対して最適なピーク電圧レベルが達成可能であるとい
う利点を有する。重要な漏れノードは全て集積回路内に
あるので、寄生効果はそれを考慮に入れて制御できる。

また、漏れノードは内部にあるので、プリント回路板の
特別な洗浄及び被覆は必要ない。

本発明とその利点のより完全な理解のため、添付の図面
と共に以下の説明を参照されたい。

（実施例） 本発明の好ましい実施例は、添付図面の第１〜５図を参
照することによって最良に理解されよう。

尚各図中、同様の及び対応した部分には同じ番号が使わ
れている。

デュアルスロープ形アナログーデジタル変換器１０　（
以後“Ａ／Ｄ”１０と表わす）を実施するための回路が
、第１図に示しである。抵抗Ｒ０１４とコンデンサ００
１６を有する発振器Ｉ２が、制御及びカウンタ部１８に
接続されている。制御及びカウンタ部１８は、入力電圧
２２と基準電圧２４を入力として有するマルチプレクサ
（Ｍ　Ｕ　Ｘ）２０に信号を出力する。マルチプレクサ
２０の出力は、抵抗Ｒ９２８とコンデンサＣ１３０を有
する積分器２６に接続されている。積分器２６の出力３
１は比較器３２の入力に接続されている。比較器３２の
出力は制御ロジック及びカウンタ部１８に接続されてい
る。

Ａ／Ｄ　１０の動作を第２図のグラフを参照して論じる
。比較器３２は、積分器２６から比較器３２への電圧入
力が予じめ設定されたスタート電圧３４に等しくなると
信号を出力する。すなわち積分器２６の出力３１の電圧
が事前設定スタート電圧３４に等しくなると、論理値１
等の信号が比較ｘｑ３ｚから制御ロジック及びカウンタ
部１８に出力される。積分器２６はその入力の電圧を積
分する。積分の速度は、Ｒ＋２８とＣｌ３０によって決
まる。

まず、積分器２６の出力３１が事前設定スタート電圧レ
ベル３４に設定され、つまり好ましい実施例では、基準
電圧２４が積分器２６の入力に通過可能となるようにマ
ルチプレクサ２０が設定される。基準電圧２４は負電圧
で、積分器２６の出力３１に存在する電圧の連続的減少
を可能とする。

出力３１が事前設定スタートレベル３４に達すると、比
較器３２が信号を制御ロジック及びカウンタ部１８に出
力する。これは、初期状態に達し、アナログ−デジタル
変換が開始可能になったことを意味する。

尚、本発明は、出力３１を現レベルに設定する“オート
ゼロ”段階を用いている変形も含むことが理解されよう
。この変形では、事前設定スタート電圧レベル３４に達
するために、比較器３２の出力が積分器２６の入力にル
ープバックされる。

比較器３２からの信号を受け取った後、制御ロジック及
びカウンタ部１８は信号をマルチプレクサ２０に出力し
、入力電圧２２が積分器２６に導かれるべきことを指示
する。同時に、制御ロジック及びカウンタ部１８内のカ
ウンタが、発振器１２からの発振出力をカウントし始め
る。入力電圧２２が所定の発振回数にわたって積分され
る。

第１図の図示例では、各発振の時間周期が、発振器１２
で使われているＲｏ１４とＣ０１６の特定値に伴うＲＣ
時定数によって決まる、あるいは−部の発振器では、各
発振の時間周期を決めるのに水晶クロックを用いている
。第２図にＴｆ３６として示した所定の時間は、各発振
の時間周期に、積分期間中にカウントされた所定の発振
回数を掛けることによって求められる。

更に第２図を参照すると、入力電圧の積分が示しである
。スタート時点３８　（つまり初期の事前設定電圧３４
に達した時点）から始まって、入力電圧２２は一定の時
間Ｔ、３６の間積分される。

Ｔｅ３６の終りまでに、積分器２６の出力３１はＶ□、
に４０の値に達している。発振速度と積分速度が共に一
定とすれば、ＶＤｉｓｋは入力電圧２２に比例して変化
する。

所定の発振回数がカウントされると、制御ロジック及び
カウンタ部１８はマルチプレクサ２０への信号を反転さ
せ、今度は標準電圧２４を積分器２６の入力に導く。標
準電圧２４は、事前設定スタート電圧３４に達するまで
積分される。この積分中発振回数がカウントされ、■、
。１に４０を“逆積分”するのに必要な時間を求める。

この測定時間は７．４２として示されている。初期の事
前設定スタート電圧３４に達すると、比較器３２が制御
ロジック及びカウンタ部１８に信号を出力し、出力３１
が事前設定電圧に等しくなったことを指示する。

図示の実施例ｔよ標準電圧が一つのデュアルスロープ形
Ａ／Ｄを示しているが、正と負両方の標準電圧を用意す
るのが望ましいこともある；この場合、負の標準電圧は
正の入力電圧を逆積分するのに使われ、正の標準電圧は
負の入力電圧を逆積分するのに使われる。入力信号の極
性は、入力信号の積分後比較器を用いて判定で゛きる。

入力電圧２２０レベルは次式によって求めることができ
る： （１）入力電圧＝基準電圧Ｘ　（Ｔ　ｒ＊　／　Ｔ　ｔ
　）同じく入力電圧２２は、積分中にカウントされた発
振回数を用いて次式から求めることもできる：（２）入
力電圧＝基準電圧Ｘ　（Ｎ、／Ｎｒ）だしＮ、は入力電
圧の積分中にカウントされた所定の発振回数に等しく、
Ｎ、は基準電圧の積分中にカウントされた発振回数に等
しい。

従って式（２）から、デュアルスロープ形Ａ／Ｄ変換器
は、積分の速度または発振の時間周期と独立に入力電圧
を求められることが明らかであろう。

しかし、最大の分解能を与えるためには、Ｖ　ｐｅｓｋ
が最大許容入力電圧２２（以下“フルスケール入力”と
称する）で最適値に近付くことが重要である。■、。３
がフルスケール入力で理想電圧を大巾に越えると、■、
。っの実際値に達する前に、積分器２６の出力３１が飽
和してしまい、入力電圧２２の誤った計算をもたらす。

一方、ｖｐ、、に４゜がフルスケール入力で理想電圧よ
り大巾に低いと、分解能のビット数に関連する増分電圧
が最適の増分電圧より小さくなる。増分電圧が小さ過ぎ
ると、特に低い入力電圧２２において、積分器２６と比
較器３２への入力ノイズが読取値に影響を及ぼす。

また低い増分電圧では、電源やアースビンにおける誘導
電圧スパイク等の電源フィードスルーノイズが、首尾一
貫しない読取値を生じることもある。

このため、Ｖ　ｐ＊ａ＊を理想ピーク電圧にまたはその
近（に安定化することが望ましい。フルスケール入力に
おける理想ピーク電圧（以下“■９゜１．１８”）はＡ
／Ｄ変換器を実施するのに用いる技術に依存するが、Ａ
／Ｄのノイズ排除性を最適とするため、正の供給レール
の数百ミリボルト以内に設定されるべきである。またＶ
、。ｋ、、□は温度の変化に対しても安定であることが
重要である。

つまり、発振の時間周期と積分の速度は、フルスケール
入力で理想的なり２．工、Ｘが得られる。よに調整され
ねばならない。理想的なＶ□ｍ工、Ｘを達成するのに、
ある程度具なる発振速度と積分速度を使うこともできる
。例えば、より長い発振周期はより遅い積分速度で補償
し得る。また、Ｔｆ期間３６中にカウントされる発振回
数を変えて、異なる発振速度を許容することもできる。

しかし、長いＴ７期間３６はその分遅い応答時間をもた
らす一方、Ｔｆ期間３６中にカウントされる発振回数の
減少は、入力電圧２２の値計算における精度の低下をも
たらす。

積分速度と発振速度が決定されたら、発振器１２と積分
器２６両方の抵抗とコンデンサの組合せが、所望の各速
度を実現するように求められねばならない。Ｒｏ　１４
、Ｃ０１６、Ｒ１２８及びＣｌ３０の値を求める場合、
回路で使われる抵抗及び容量値は所望の値と合致するこ
とが重要である；さもないと、積分速度及び／又は発振
速度がｖｐ、ｌＩ工□の所望値に影響を及ぼすことがあ
る。

従来、抵抗及び容量両値をＡ／Ｄ変換器１０に用いると
きに高精度を求める必要性が、これらの部品をＡ／Ｄ回
路の残りと一緒に集積化することを妨げてきた。酸化物
及び酸化物／窒化物コンデンサは高品質のコンデンサを
与え、ポリシリコン及び薄膜抵抗は高品質の抵抗を与え
るが、抵抗及び容量の両値を製造中に制御できる精度は
比較的低い。パラメータ変化の一般的範囲は、所定の所
望値から１５〜３５％も変化する。

Ｔｆが正確に制御できると仮定すれば、Ｖ　ｐｅｎｋｍ
ｍｘは次式によりＲ＋Ｃ＋積の逆数に比例するものとし
て示される。

（３）■□３工、Ｘ＝フルスケール入力ｘ（’ｒｒ）（
Ｒ＋Ｃ＋） 当業界で一般的な値を使えば、Ｒ，Ｃ，積は一４０％か
ら＋８０％まで変化し得る。従って、Ｖｌ＞６ａｋｆｆ
ｉｍＸも一４０％から＋８０％まで変化する。

製造後におけるＡ／Ｄの微調整が許されないと、Ｖ　９
１１８ｋｌｌｆｉＸの公称設計値は最適値の約５０％に
設定されねばならず、最悪ケースの装置では最適設計レ
ベルよりはソ゛８０％も低く設定される。従って、この
変動は変換器の精度を２〜３ビア）犠牲にし、完全集積
化のデュアルスロープ形Ａ／Ｄを、高精度の用途におい
て、実質上実現不可能としている。また、このような変
換器が製作されると、その性能は製造ロフト毎に太き（
変化してしまう。

これはどの分解能レベルにおいても好ましくない。

次に第３図を参照すると、発振器回路４４の好ましい実
施例が示しである。この発振器回路４４をＡ／ＤＩＯの
他の構成要素と組合せて集積チップ上に実現することに
よって、抵抗及び容量要素の精度の変化で実質上影響さ
れないＡ／Ｄ変換器を得ることができる。

発振器回路４４は、第１比較器５０と第２比較器５２に
それぞれ入力される第１供給電圧４６と第２供給電圧４
８を有する。比較、器５０と５２の入力５０ａと５２ａ
は、抵抗Ｒ０１４とコンデンサＣ８１６の間のノード５
３に接続されている。

第１比較器５０の出力はＲＳフリ・ノブフロップ５４の
“リセット”入力に接続され、第２比較器５２の出力は
ＲＳフリップフロップ５４の“セット”入力に接続され
ている。ＲＳＳフリップ出力は第１インバータ５６に接
続されている。第１インバータ５６の出力は、第２イン
バータ５８の入力に接続されている。第２インバータ５
８の出力は、抵抗Ｒ６１４の一端に接続されている。抵
抗Ｒｏ１４の他端は、コンデンサＣ０１６の一方の極板
にも接続されたノード５３に接続されている。

コンデンサ００１６の他方の極板はアースに接続されて
いる。

動作時、第１供給電圧４６は第２供給電圧４８より高い
値に設定されている。ノード５３が初期の出力電圧にあ
るとすれば、第２比較器５２が動作してＲＳフリップフ
ロップ５４をセットする。

すなわちＲＳフリップフロップ５４の出力を高とする。

２つのインバータ５６と５８を通過した後、高信号はＲ
ｏ　１４に現われ、コンデンサｃｏ１６を充電する。ノ
ード５３の電圧は、それが第１供給電圧４６に等しい値
に達するまで増加し続け、等しくなった時点で第１比較
器５０が動作し、ＲＳフリップフロップ５４をリセット
する。ＲＳフリップフロップの出力が低信号になると、
ノード５３の電圧はそれが第２供給電圧４８に等しくな
る時点まで減少し、その後上記のサイクルを繰り返す。

従って、ノード５３はＲ０１４とＣ８１６によって決ま
る速度で、電圧振動する。

好ましい実施例においては、第１及び第２供給電圧４６
と４８は電源から抵抗分圧器を介して得られる。例えば
、第１及び第２供給電圧４６と４８は、電源電圧の２／
３と１７３にそれぞれ設定可能である。この実施例は、
発振周波数が電源電圧と独立になるという利点を有する
。

発振器回路４４の利点は、発振器の周波数が変化する抵
抗及び容量値による積分速度のズレを補償するように、
集積回路上の実現可能な点にある。

Ｔｒ＝（ａ）（ＲｏＣｏ　）　、但しくａ）は定数であ
るから、式（３）は次のように書き直せる： （４）　　Ｖ　ｐ＊ｍｉ＋＊ｓｘ　＝　（ａ）　（Ｒｏ
　Ｃｏ）　Ｘフルスケール入力Ｘ　（１／ＲＩＣＩ） ＝　（ａ）　ｘフルスケール入力× （Ｒｏ／Ｒ＋）（Ｃｏ／Ｃ＋） （ａ）とフルスケーノし入力は一定なので、Ｖ　Ｐａａ
ｋ＋ａｉｘはＲ０対Ｒ１の一定比とＣ６対Ｃ１の一定比
を維持することによって制御できる。すなわち、Ｒｏが
同じ比率で変化する限り、Ｒ１は理想値から変化可能で
ある。同じく、Ｃ０が対応して変化すれば、ＣＩ　も理
想値から変化可能である。この手法を使えば、Ｖ　ｐｅ
ａｋｆｆｉｍｘはその最適レベルの数％以内に安定化で
き、Ａ／Ｄ　１０の一貫した高い性能を可能とする。

好ましい実施例では、第３図に示したような弛張振動形
光振器が使われる。しかし、発振器の周波数がＲＣ時定
数と反比例して変化する限り、位相シフト形発振器等そ
の他の種類の発振器も使用し得る。

次に第４図を参照すると、積分器及び発振器の抵抗とコ
ンデンサが製造上の精度誤差に拘わらず所定の比を維持
可能とする集積回路の平面図が示しである。集積回路６
０は、積分器抵抗Ｒ０２８に対応した積分器抵抗６４の
一端に接続された入力電子回路６２（マルチプレクサ２
０、基準電圧源２４、及び入力電圧２２用の入力電子回
路を含む）入力電子回路６２を有する。積分器抵抗６４
の他端は、積分器増幅器６６の一方の入力と積分器コン
デンサ６８の頂部極板６８ｂに接続されている。積分器
増幅器６６の他方の入力は、アナログ共通ラインに接続
されている。積分器増幅器６６の出力は、積分器コンデ
ンサ６８の底部極板６８ａと比較器３２の一方の入力に
接続されている。発振器１２の集積化に関連しては、発
振器抵抗７０と底部及び頂部極板７２ａ、７２ｂを有す
る発振器コンデンサ７２とが、発振器能動回路７４に接
続されている。発振器能動回路７４の出力は制御ロン。

ツタ及びカウンタ部１８に接続されている。

好ましい実施例では、積分器及び発振器の抵抗６４と７
０を実現するのに注入ポリシリコン抵抗が使われる。こ
の実施例では、ポリシリコン層が形成され、注入されて
そのシート抵抗を減少する。

別の実施例では、両抵抗を実現するのに薄膜技術が使え
る。好ましさでは劣るが、拡散抵抗も使える。

図示の実施例では、ラセン状の抵抗が使われている。あ
るいは、ポリシリコンをストライプ状に形成し、金属接
点で相互接続して抵抗路を作成することもできる。

集積回路の処理において、ポリシリコン抵抗のシート抵
抗は主にその注入量と注入エネルギーに依存する。２つ
の抵抗を集積回路上に接近して配置することによって、
注入量と注入エネルギーは両方の抵抗で同じになる。従
って、一方の抵抗を他方の抵抗より物理的に長く形成す
ることで抵抗比が設定される。例えば、あるチップ上で
積分器抵抗が２５％高いと、発振器抵抗も同じくほり２
５％高くなる。つまり、あるチップ上で積分器抵抗６４
が発振器抵抗７０に接近していれば、両抵抗値の比は理
想的な抵抗比の値の数％以内で変化し、■９．□、−の
値に著しい影響を及ぼさない。

積分器抵抗６４と発振器抵抗７０の特定抵抗値はロフト
毎に大きく変化するかもしれないが、両抵抗のシート抵
抗値の比は比較的一定に留まる。

好ましい実施例では、両抵抗を同一方向に向けることに
よって、すなわち各抵抗ストライプを平行に形成するこ
とによって、抵抗値の一定化はいっそう高められる。こ
の実施例の利点は、注入強度、厚さ、エツチング、ドー
ピング等の方向成分が各抵抗について同一になる点にあ
る。

また好ましい実施例では、両抵抗６４と７０の各ストラ
イプが−様な巾を有し、抵抗率はトランジスタを長くす
ることによって増大される。この実施例は、エツチング
バイアスを減少させるという利点を有する。

同じくコンデンサも、ポリシリコン（またはその他の使
用物質）がコンデンサの各極板で実質上同一の密度を有
するように、相互に近接して配置される。好ましい実施
例において、コンデンサの各極板は同一レベルに配置さ
れる、すなわち両コンデンサの底部極板６８ａと？２ａ
は同一の層上に形成され、また両コンデンサの頂部極板
６８ｂと７２ｂは同一の層上に形成されるべきである。

この場合も、コンデンサの容量値間の比は数％以内での
み変化し、■、。、に、、の値に著しい影響を及ぼさな
い。

抵抗とコンデンサを近づけて配置することにより、対応
する対がチップ上で同様な温度変化をうけ、その温度変
化の影響を実質的に無視できるという効果もある。

デュアルスロープ形Ａ／Ｄコンバータを集積回路上に実
現することは、小サイズ、低コスト及び゛高性能を与え
る他、チップの設計者がチップ外部の回路の未知な影響
を懸念することなく、寄生電圧及び電流の効果を補償で
きるようにするという利点を有する。また、重要な漏れ
リークノードは全てチップ内にあるので、プリント回路
板の特別な浄化及び被覆は必要ない。

次に第５図を参照すると、第４図のＡ−Ａ線に沿った集
積回路６０の断面図が示しである。Ｐ−基板７６がＮ−
ウェル領域７８を有する。Ｎ゛接点領域８０が、Ｎ−ウ
ェル領域を金属接点８２に接続している。金属接点８２
はアナログ共通ラインに接続されている。厚い酸化物層
８４がＮ−ウェル領域７８上に施されている。酸化物層
８４はＮ゛接点領域８０上の領域でエッチ除去され、金
属接点８２との接続を可能としている。酸化物層８４の
上に、ポリシリコン抵抗層（積分器抵抗６４として示す
）が被着され、エッチ除去されて抵抗を形成している。

ポリシリコン層は、その抵抗率を所望のレベルに設定す
るため、軽く注入されている。また、積分器コンデンサ
・６８の底部極板６８ａも酸化物層８４の上に被着され
ている。

別の酸化物層８６が、底部極板６８ａ上に成長または被
着されている。この別の酸化物層８６上に、コンデンサ
６８の頂部極板６８ａが被着されている。

Ｎ−ウェル領域７８は、Ｎ−ウェル領域７８とＰ−基板
７６の間に逆バイアスのｐｎ接合を形成する。この構成
は、基板ノイズがコンデンサの底部極板６８ａと７２ａ
と容量的に結合されないという技術的利点を有する。

好ましい実施例では、コンデンサ６８と７２を作製する
のにポリシリコン−ポリシリコン技術が使われる。この
技術を用いると、コンデンサの極板がポリシリコン層と
して形成され、その後抵抗率を減少させるために注入さ
れる。

好ましさは劣るが、ポリシリコン−金属、金属−拡散、
または金属−ポリシリコン等地の技術もコンデンサを実
現するのに使える。

尚、第５図はＮ−ウェルＣＭＯ３，Ｐ−ウェルＣＭＯ３
，及びツウインウェルＣＭＯ３への適用例であるが、上
述の発明概念を実施化するのに、標準的なＭＯＳ及びバ
イポーラ技術等その他のプロセスによる上記以外の方法
も使える。

本発明の好ましい実施例について説明したけれども、本
発明の思想から逸脱せずに種々の変更、置換及び改変が
可能であることを理解されたい。

以上の記載に関連して、以下の各項を開示する。

１、アナログ電圧に対応した数値への変換のためにアナ
ログ電圧を受け取る入力； 所望に近い値を持つ第１抵抗と第１コンデンサを有する
発振器で、該発振器の発振周波数が該第１抵抗と第１コ
ンデンサの値の積に反比例する； 所望に近い値を持つ第２抵抗と第２コンデンサを有し、
前記アナログ電圧を第１の時間間隔にわたって積分し、
また標準電圧を第２の時間間隔にわたって積分する積分
器で、該積分器の積分速度が該第２抵抗と第２コンデン
サの値の積に反比例する； 前記第１及び第２抵抗が、各々それぞれの所望値から同
じ割合でずれ、第１及び第２抵抗の比が一定となるよう
に形成される；及び前記第１及び第２コンデンサが、各
々それぞれの所望値から同じ割合でずれ、第１及び第２
コンデンサの比が一定となるように形成され、前記２つ
の一定比が前記積分器の所定の最大出力電圧をもたらす
； を備えた集積化デュアルスロープ形アナログ−デジタル
変換器。

２、前記第１及び第２抵抗が抵抗材料のストライプから
なる第１項の変換器。

３、前記第１及び第２抵抗のストライプが相互に平行に
配列されている第２項の変換器。

４、前記第１及び第２抵抗のストライプが−様な巾を有
する第２項の変換器。

５、基板と、前記第１及び第２抵抗並びに前記第１及び
第２コンデンサを基板ノイズとの容量結合から分離する
シールド領域とを更に備えた第１項の変換器。

６、前記第１及び第２抵抗が温度のずれに比例して変化
する第１項の変換器。

７、前記第１及び第２コンデンサが温度のずれに比例し
て変化する第１項の変換器。

８、寄生効果を打ち消す回路を更に含む第１項の変換器
。

９、前記コンデンサがポリシリコンの極板領域を有する
第１項の変換器二 １０、前記抵抗がラセン形状を有する第１項の変換器。

１１、前記積分器が、最大許容アナログ電圧を前記発振
器から生じる所定の発振回数にわたって積分することで
所定の最大出力を発生するように動作可能で、該所定の
要人出力が前記第１抵抗及び第２コンデンサの実際値に
よって影響されない第１項の変換器。

１２、前記第１の時間間隔が所定の発振回数を含み、前
記第２の時間間隔が測定される発振回数を含む第１項の
変換器。

１３、前記第１及び第２抵抗が所定の距離内に形成され
、両抵抗がそれぞれの所望値から同じ比率だけずれるよ
うにした第１項の変換器。

１４、前記所定の距離が３０ｘｌＯ−’インチである第
１３項の変換器。

１５、前記第１及び第２コンデンサが同一層上に形成さ
れた対応する極板を有する第１項の変換器。

１６、アナログ電圧に対応した数値への変換のためにア
ナログ電圧を受け取る入力； 所望に近い値を持つ第１抵抗と第１コンデンサを有する
発振器で、該発振器の発振周波数が該第１抵抗と第１コ
ンデンサの値の積に反比例する； 所望に近い値を持つ第２抵抗と第２コンデンサを有し、
前記アナログ電圧を第１の時間間隔にわたって積分し、
また標準電圧を第２の時間間隔にわたって積分する積分
器で、該積分器の積分速度が該第２抵抗と第２コンデン
サの値の積に反比例する； 前記第１及び第２抵抗が１、製造上の精度誤差が両方の
抵抗値に比例関係を保ちながら影響を及ぼすように、接
近して且つ実質上同時に形成される； 前記第１及び第２抵抗がストライプから成り、該ストラ
イプが平行に整列され且つ実質上−様な巾を有する； 前記第１及び第２コンデンサが、製造上の精度誤差が両
方のコンデンサの容量値に比例関係を保ちながら影響を
及ぼすように、接近して形成される； 前記第１及び第２抵抗が、各々それぞれの所望値から同
じ割合でずれ、第１及び第２抵抗の比が一定となるよう
に形成される；及び前記第１及び第２コンデンサが、各
々それぞれの所望値から同じ割合でずれ、第１及び第２
コンデンサの比が一定となるように形成され、製造上の
精度誤差が前記発振器の周波数と積分の速度に比例関係
を保ちながら影響を及ぼし、前記抵抗及びコンデンサの
実際値がそれぞれの所望値と異なっていても、所望の最
大積分ピーク値をもたらす； を備えた集積化デュアルスロープ形アナログ−デジタル
変換器。

１７、アナログ電圧に対応した数値への変換のためにア
ナログ電圧を受け取る入力； 所望に近い値を持つ第１抵抗と第１コンデンサを有する
発振器で、該発振器の発振周波数が該第１抵抗と第１コ
ンデンサの値の積に反比例する； 所望に近い値を持つ第２抵抗と第２コンデンサを有し、
前記アナログ電圧を第１の時間間隔にわたって積分し、
また標準電圧を第２の時間間隔にわたって積分する積分
器で、該積分器の積分速度が該第２抵抗と第２コンデン
サの値の積に反比例する； 前記第１及び第２抵抗が、各々それぞれの所望値から同
じ割合でずれ、第１及び第２抵抗の比が一定となるよう
に形成される； 所定の導電型を有する基板領域； 前記基板領域の第１導電型と反対の第２導電型を有する
分Ａ’Ｉ　ｊｉＪｆ域；及び前記分離領域をアナログ共
通ラインに接続する接点領域； を備えた集積化デュアルスロープ形アナログ−デジタル
変換器。

１８、前記基板がＰ”導電型で、前記分離領域がＮ−導
電型である第１７項の変換器。

１９、第１抵抗と第１コンデンサを有する積分器で、積
分速度が該第１抵抗と第１コンデンサの値の積に反比例
する； 第２抵抗と第２コンデンサを有する発振器で、該発振器
の発振周波数が該第１抵抗と第１コンデンサの値の積に
反比例する； 前記第１及び第２抵抗が、製造上の精度誤差によるそれ
ぞれの実際値の変化にも拘らず、両抵抗値の比が実質上
一定に留まるように形成される；及び 前記第１及び第２コンデンサが、製造上の精度誤差によ
るそれぞれの実際値の変化にも拘らず、両容量値の比が
実質上一定に留まるように形成される； を備えた電圧計。

２０、前記発振器と積分器が集積回路上に形成される第
１９項の電圧計。

２１、前記第１及び第２抵抗が平行に整列された抵抗材
料のストライブから成る第２０項の電圧計。

２２、前記第１及び第２抵抗が相互に接近して位置する
第２０項の電圧計。

２３、前記コンデンサの各極板が実質上同時に形成され
る第２０項の電圧計。

２４、前記コンデンサの各極板が同一レベル上に形成さ
れる第２０項の電圧計。

２５、第１抵抗と第１コンデンサを有する積分器を形成
する段階； 第２抵抗と第２コンデンサを有する発振器を形成する段
階； 所望値からのずれが第１及び第２抵抗両値に比例関係を
保ちながら影響を及ぼし、第１及び第２抵抗の比が実質
上一定の限定比となるように前記第１及び第２抵抗を形
成する段階；所望値からのずれが第１及び第２コンデン
サ両値に比例関係を保ちながら影響を及ぼし、第１及び
第２コンデンサの比が実質上一定の限定比となり、前記
２つの一定の限定比が前記積分器の所定の最大出力電圧
をもたらすように前記第１及び第２コンデンサを形成す
る段階；を含む集積化アンミコグーデジタル変換器の製
造方法。

２６、前記第１及び第２抵抗を、各抵抗が同−比の実際
値対所望値を有するように相互に３０ｘｌＯ−’インチ
以内に形成する段階を更に含む第２５項の方法。

２７、前記第１及び第２コンデンサを、各コンデンサが
同−比の実際値対所望値を有するように所定の距離内に
形成する段階を更に含む第２５項の方法。

２８、前記第１及び第２コンデンサの極板を、各コンデ
ンサの底部極板が第１層上に形成され、各コンデンサの
頂部極板が第２層上に形成されるように形成する段階を
更に含む第２５項の方法。

２９、デュアルスロープ形アナログーデジタル変換器で
、発振器抵抗（７０）と発振器コンデンサ（７２）の値
によってタイミング周波数が決まる発振器（工４）を有
する。積分器（２６）が、積分器抵抗（６４）と積分器
コンデンサ（６８）によって決まる速度で入力電圧を積
分する。発振器抵抗（７０）と積分器抵抗（６４）は、
製造上の精度誤差にる実際値の変化にも拘らず、それら
の比が一定のままであるように形成される。発振器コン
デンサ（７２）と積分器コンデンサ（６８）も同様に形
成される。従って、実際の抵抗及び容量値の変化にも拘
らず、フルスケール入力で最適のピーク積分値が得られ
る。

４、図面の簡単な説明　　　′ 第１図はデュアルスロープ形Ａ／Ｄ変換器を示す図；第
２図は第１図の回路の積分器出力を示す図；第３図は発
振器回路を示す図；第４図は集積化デュアルスロープ形
Ａ／Ｄ変換器の積分器及び発振器部分の平面図を示す図
；及び第５図は第４図の集積回路の抵抗及び容量部分の
断面図である。

１０・・・・・・アナログ−デジタル（Ａ／Ｄ）変換器
、１２・・・・・・発振器、１４．７０・・・・・・発
振器抵抗、１６．７２・・・・・・発振器コンデンサ、
２２・・・・・・アナログ入力電圧、２４・・・・・・
標準電圧、２６・・・・・・積分器、２８．６４・・・
・・・積分器抵抗、３０．６８・・・・・・積分器コン
デンサ、３６・・・・・・第１の時間間隔、４２・・・
・・・第２の時間間隔、６８ａ、ｂ・・・・・・コンデ
ンサ極板、７６・・・・・・基板、７８・・・・・・シ
ールド（分離）領域、８２・・・・・・接点領域。

手続補正書（方式） ６３．７．１３ 昭和　　年　　月　　日 １、事件の表示　　　昭和６３年特許願第６９１９０号
３、補正をする者 事件との関係　　出願人 ４、代理人 （同容Ｉし夛ヒメ己７よ（−１

Claims (1)

1. 【特許請求の範囲】 アナログ電圧に対応した数値への変換のためにアナログ
   電圧を受け取る入力： 所望に近い値を持つ第１抵抗と第１コンデンサを有する
   発振器で、該発振器の周波数が該第１抵抗と第１コンデ
   ンサの値の積に反比例する；所望に近い値を持つ第２抵
   抗と第２コンデンサを有し、前記アナログ電圧を第１の
   時間間隔にわたって積分し、また標準電圧を第２の時間
   間隔にわたって積分する積分器で、該積分器の積分速度
   が該第２抵抗と第２コンデンサの値の積に反比例する； 前記第１及び第２抵抗が、各々それぞれの所望値から同
   じ割合でずれ、第１及び第２抵抗の比が一定となるよう
   に形成される；及び 前記第１及び第２コンデンサが、各々それぞれの所望値
   から同じ割合でずれ、第１及び第２コンデンサの比が一
   定となるように形成され、前記２つの一定比が前記積分
   器の所定の最大出力電圧をもたらす； を備えた集積化デュアルスロープ形アナログ−デジタル
   変換器。