JPH0157746B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明は、部品実装プリント回路基板における
シヨート及びオープン故障を、確実に検出するた
めの方法に関するものである。 プリント回路基板上の銅箔パターン間に存在す
るシヨート欠陥、或いはオープン欠陥を検知する
方法は、従来から数多く提案されている。電気的
にこれを行う方法では、プリント回路基板上の独
立パターン単位にスプリングの圧力で接触するよ
うな多数個のプローブを同時に押付け、電気的に
プローブ相互間の故障欠陥を検知するものがあ
り、多数個のプローブから故障位置を探し求める
方法として、総あたり方式、バルクシヨート方式
等いくつかが提案されている。また対象とするプ
リント回路基板自体もベヤーボード（裸基板）、
実装基板の別があり、後者では多数の部品がパタ
ーンに既にハンダ接続された状態であるため、一
般的に前者に比較してテストが困難とされてい
る。即ち、基板搭載部品のうち特に電解コンデン
サのような大容量（ここでは0.5μF以上の容量を
有するものをいう）のコンデンサは、シヨートを
検出する際プローブに通じる微小電流により充電
が行われ、このため実際にはそのプローブ間がシ
ヨートしていないにも拘らず、シヨートと誤判定
する場合が屡々経験される。量産される家電電子
製品で、特に複雑な回路構成のものでは、１枚の
プリント回路基板に数十個以上の電解コンデンサ
が実装されることが稀ではない。このような実装
基板に対してシヨート・オープンテストを行なお
うとするならば、数多い誤判定の結果によりオペ
レータの頭が混乱し、真のオープン故障、シヨー
ト故障を素早く判断することが難しくなる。 上記した誤判定の理由を図面により説明する。
第１図で試料基板１は治具２にセツトされ、治具
の多数プローブ３によりその基板のパターンに対
する接触がなされる。次にマルチプレクサ４によ
り、CPU５の指定したアドレスのプローブを信
号線６に接続する。信号線６は、検出機構７につ
ながれているので、検出の際検査電流Ｉが時間ｔ
＝０より印加される。一方、検出機構７には、信
号線６相互間の電位差Ｖ（ｔ）を測定するための
増巾器８が含まれ、第２図のようにｔ＝t₀におけ
る電位差Ｖ（t₀）を測定する。電位差Ｖ（t₀）が予
めスレシヨールド電圧発生器１１に設定したスレ
シヨールド値Vthより大なる時は、信号線６相互
間はオープン、小なる時はシヨートと比較器１０
は判定し、その結果をCPU５に報知する。 今、信号線６相互間の負荷が抵抗負荷の場合、
Vth／Ｉ＝Rthなる式により与えられるRthが判定レ ベルとなる。しかし負荷がコンデンサのような静
電容量の場合には、ｔ＝０を起点として検査電流
Ｉにより充電が開始される。しかる場合、ｔ＝t₀
における負荷の端子電圧Ｖ（t₀）は、次式で与え
られる。 Ｖ（t₀）＝Ｉ／Ｃt₀ (1) ここに Ｖ（t₀） volt：時間t₀における負荷端子電圧 Ｉ ampere：検査電流 Ｃ Farad：負荷の静電容量 t₀ sec の単位となる。すなわち、 Ｖ（t₀）＝Ｉ／Ｃt₀＜Vth (2) なる式を満足するような容量Ｃを有するコンデン
サが負荷であるような場合は、実際にはシヨート
でないにも拘らず、シヨート故障という誤判定が
下されることが明らかである。 本発明の目的は、このような従来の技術の欠点
をなくし、コンデンサが負荷であつても、シヨー
トと誤判定しないような判定機構を装備したシヨ
ートオープンテスタを提供するにある。 なお、オープン故障について述べる。オープン
故障は、シヨート故障とは逆に、良品の基板で２
ケのプローブ間がシヨートしている時（たとえ
ば、ジヤンパーワイヤによる接続）、かつ供試基
板にて、その個所がオープンと検出された場合、
明らかにこれはオープンという状態の故障を示す
ことになる。即ち、このように通常オープンシヨ
ートチエツカにおいては、予め、良品基板から、
その基板上のことごとくのパターン相互間が、シ
ヨートであるかオープンであるかをデータとして
吸上げておき、供試基板のテストにおいては、こ
のデータを基準としてテスト・データとの比較を
行うのが普通である。基本的には、シヨートもオ
ープンも検出機構自体は、同一であり、以下同じ
考え方に立つことができる。 本発明においては、以上述べた従来の方法を改
善し、コンデンサ負荷と真のシヨート故障とを自
動的に識別するため、検査電流を被検査端子間に
印加する直前迄、或一定時間の間、被検査端子間
を有接点リレーのメーク接点により、故意に短絡
させる。この結果、真のシヨート故障の場合に
は、検査電圧Ｖが、リレー開放後も変化すること
がないため、予め設定したスレシヨールド電圧以
下であれば、真のシヨートと判定し、また、負荷
が電解コンデンサのような大容量のコンデンサの
場合は、リレー開放後、検出電圧が或特定の時定
数により上昇することを利用し、スレツシヨール
ド電圧を程よく設定することにより、コンデンサ
であることを判別させるものである。 本発明の実施にあたり必要なタイムチヤートを
第３図に示す。すなわちいまコンデンサの容量と
して、C1，C2，C3の３つの場合を考える。ここ
に静電容量はC1＜C2＜C3の関係があるものとす
る。又、真のシヨートの場合といえども、治具内
部のリード線の持つ直流抵抗成分は無視し得ない
ものであるから、その値をｒ（たとえば1Ω）とす
る。リレーの接点により、被検査端子間を故意に
短絡する時間は、図でｔ＜０の区間である。すな
わちｔ＞０において、被検査端子間には負荷のみ
が接続され、検査電流（たとえば2mA）Ｉは負
荷に流入する。この場合、まず真のシヨートであ
れば検出電圧はＶ＝Irであり、ｔの０次の函数と
なるため、t₁及びt₀の２点でデテクターアンプに
より、Vth＞IrであるようにVthを選べば、２度
共シヨート状態が検出される。次に、コンデンサ
の場合、ｔ＝t₁においては、C₂，C₃ともまだ充分
に充電が進行しないため、いずれも、検出電圧Ｖ
はVth以下であり、したがつてシヨートが検出さ
れる。C₁については容量が小さいため、ｔ＝t₁に
おいてもオープンが検出される。しかるに、ｔ＝
t₀の場合を見ると、ｔ＝t₀においては、C₁，C₂，
C₃の夫々の端子間の検出電圧はＩ／C₁t₀，Ｉ／C₂t₀， Ｉ／C₃t₀であることから、Vthが今若し Ｉ／C₁t₀＞Vth (3) Ｉ／C₂t₀＞Vth (4) Ｉ／C₃t₀＜Vth (5) の如き値であれば、C₁，C₂に関してはオープン
状態、C₃に関してはシヨート状態を検出するの
は明らかである。故に、t₀，Ｉ，Vthを基板に実
装されるコンデンサの容量値に対し、慎重に決定
すれば、基板に搭載されている総てのコンデンサ
を第１表のアルゴリズムにより真のシヨートと識
別することが可能である。（C₁についてはここで
はオープンと検出されるが、この点については後
述する。） The present invention relates to a method for reliably detecting short and open failures in component-mounted printed circuit boards. Many methods have been proposed in the past for detecting short defects or open defects present between copper foil patterns on a printed circuit board. One way to do this electrically is to simultaneously press a large number of probes that come into contact with individual pattern units on a printed circuit board using the pressure of a spring, and electrically detect faults between the probes. Several methods, such as a brute force method and a bulk shoot method, have been proposed as methods for finding a fault location from a large number of probes. In addition, the target printed circuit board itself is a bare board (bare board),
There are two types of mounting boards, and the latter is generally considered more difficult to test than the former because many components are already soldered to the pattern. In other words, among the components mounted on the board, capacitors with large capacitance (here, we refer to capacitors with a capacitance of 0.5 μF or more) such as electrolytic capacitors are charged by a minute current passed through the probe when detecting shoots, and this Therefore, it is often experienced that a shot is incorrectly determined even though there is actually no shot between the probes. In mass-produced home appliances and electronic products, especially those with complex circuit configurations, it is not uncommon for dozens or more electrolytic capacitors to be mounted on a single printed circuit board. If a short open test is to be performed on such a mounted board, the operator's mind will be confused by the large number of erroneous judgment results, making it difficult to quickly determine true open failures and short failures. The reason for the above-mentioned erroneous determination will be explained with reference to the drawings.
In FIG. 1, a sample substrate 1 is set on a jig 2, and a plurality of probes 3 of the jig are brought into contact with a pattern on the substrate. Next, the probe at the address designated by the CPU 5 is connected to the signal line 6 by the multiplexer 4 . Since the signal line 6 is connected to the detection mechanism 7, the test current I is maintained at a time t during detection.
Applied from =0. On the other hand, _the detection mechanism 7 includes an amplifier 8 for measuring the potential difference V(t) between the signal lines 6, and as shown in _FIG . Measure. When the potential difference V(t ₀ ) is larger than the threshold value Vth set in advance in the threshold voltage generator 11, the signal lines 6 are open, and when it is smaller, the short and the comparator 10 are opened.
is determined and the result is notified to the CPU 5. Now, if the load between the signal lines 6 is a resistive load,
Rth given by the formula Vth/I=Rth becomes the determination level. However, if the load is a capacitance such as a capacitor, charging is started with the test current I starting from t=0. In that case, t=t ₀
The terminal voltage V(t ₀ ) of the load at is given by the following equation. V(t ₀ )=I/Ct ₀ (1) where V(t ₀ ) volt: load terminal voltage at time t ₀ I ampere: test current C Farad: load capacitance t ₀ sec unit. In other words, if the load is a capacitor with a capacitance C that satisfies the formula V(t ₀ )=I/Ct ₀ <Vth (2), short failure may occur even though it is not actually a short. It is clear that an erroneous judgment will be made. SUMMARY OF THE INVENTION An object of the present invention is to eliminate such drawbacks of the conventional technology and to provide a short open tester equipped with a determination mechanism that does not erroneously determine a short even when a capacitor is a load. Note that we will discuss open failures. Open failure is the opposite of short failure, and is caused by two failures on a good board.
When there is a shot between the two probes (for example, a jumper wire connection), and that point is detected as open on the test board,
Obviously this would indicate an open failure. In other words, in a normal open shot checker like this, in advance, from a good board,
It is best to collect data on whether all patterns on the board are short or open, and then use this data as a reference for comparison with the test data when testing the test board. It's normal. Basically, the detection mechanism itself is the same for both shot and open, and the same concept can be used hereafter. In the present invention, in order to improve the conventional method described above and automatically distinguish between a capacitor load and a true short failure, the present invention provides the following methods: Intentionally short circuit the terminals to be inspected using the make contact of a contact relay. As a result, in the case of a true short failure, the test voltage V does not change even after the relay is opened, so if it is below the preset threshold voltage, it is determined that the short is true, and the load is electrolyzed. In the case of a large capacity capacitor such as a capacitor, it is possible to determine that it is a capacitor by using the fact that the detection voltage rises with a certain time constant after the relay is opened, and by setting the threshold voltage appropriately. be. A time chart necessary for implementing the present invention is shown in FIG. In other words, let's consider three cases of capacitor capacitance: C1, C2, and C3. Here, it is assumed that the relationship of capacitance is C1<C2<C3. Furthermore, even in the case of a true shot, the DC resistance component of the lead wire inside the jig cannot be ignored, so its value is set to r (for example, 1Ω). The time period in which the terminals to be inspected are intentionally short-circuited by the relay contacts is the interval t<0 in the figure. That is, at t>0, only the load is connected between the terminals to be tested, and the test current (for example, 2 mA) I flows into the load. In this case, first of all, if it is a true shot, the detection voltage is V = Ir, which is a 0th order function of t, so at two points t ₁ and t ₀ , the detector amplifier detects Vth so that Vth > Ir. If you select , the shot condition will be detected twice. Next, in the case of a capacitor, at t=t ₁ , both C ₂ and C ₃ have not yet fully charged, so the detection voltage V
is less than or equal to Vth, so a shoot is detected. Since the capacitance of _C1 is small, an open is detected even at t= _t1 . However, t=
Looking at the case of t ₀ , at t=t ₀ , C ₁ , C ₂ ,
Since the detected voltages between the respective terminals of C ₃ are I/C ₁ t ₀ , I/C ₂ t ₀ , and I/C ₃ t ₀ , if Vth is now I/C ₁ t ₀ >Vth ( 3) If the value is such that I/C ₂ t ₀ > Vth (4) I/C ₃ t ₀ < Vth (5), open state is detected for C ₁ and C ₂ , and short state is detected for C ₃ . It is clear that Therefore, if t ₀ , I, and Vth are carefully determined with respect to the capacitance values of capacitors mounted on the board, all capacitors mounted on the board can be identified as true shorts using the algorithm in Table 1. Is possible. ( _C1 is detected as open here, but this point will be discussed later.)

【表】 なお、第１表においては「−」はオープンを意
味し、「＋」はシヨートを意味する。ここでC₁，
C₂，C₃の容量には、C₁＜C₂＜C₃の関係があり、
その容量例として C₁＜0.5μF 0.5μF＜C₂＜1000μF C₃＞1000μF を掲げる。 以上の説明によるコンデンサと真のシヨートと
の弁別動作は、リレーの動作並びに充電待時間等
をテストシーケンス中に含むものであるから、比
較的時間を要するテストである。（たとえば100〜
150ms）したがつて実際的問題としては、これを
再テストとして行うのが望ましい。すなわち、テ
スト実行時間という立場から、シヨート・オープ
ンテストを見直すと、次のようになる。まず治具
の総プローブ数を500ピンとする。500ピン中、す
べての２ピンずつの組合せがシヨート状態にある
か、オープン状態にあるかを、たとえば総あたり
方式でチエツクする場合、そのチエツク回数は(6)
式となる。 ₅₀₀C₂＝124750 (6) すなわち、(6)式のチエツク回数は、すべての組
合せに対し平等の時間をかけて行う必要があり
（この時点では、コンデンサか真のシヨートかは
まだ不明である。）厖大な回数のため、一つ一つ
のテストを速かに完了する（たとえば20μs／テス
ト）必要がある。したがつてこの時点でのテスト
は、第３図にみるようなリレーのメーク、ブレー
ク動作を伴うt₀，t₁という二度に分けてのテスト
を行わず、ただ、C₁の如き小容量のコンデンサ
が負荷に現われたる場合は、これをオープンと測
定するような時定数を測定系に与えておくものと
する。かゝる段階で、良品基板、供試基板のシヨ
ート状態が夫々ｋ，ｎケ検出されたとしてこれを
メモリに格納するものとする。すなわち、良品基
板におけるシヨート個所の組合せ（P_G1，P_G1′），
（P_G2，P_G2′），…（P_GK，P_GK′）は、第４図及び第
５図ａ，ｂのようにメモリ１２ａに、供試基板に
おけるシヨート個所の組合せ（P_T1，P_T1′），
（P_T2，P_T2′）…（P_To，P_To′）はメモリ１２ｂに
格納される。すなわち、ここにＰはプローブのア
ドレス（たとえば＃ １〜＃ 500）を示すものであ
る。 次に、メモリ１２ａとメモリ１２ｂとの比較を
CPU１２により行なう（第５図ｃ）。この比較動
作の回数は、最大ｎ×ｋ回となる。500ピン程度
の基板において、部品実装によつても異るが、
ｎ，ｋが夫々数百程度となることは稀でない。仮
にｎ，ｋを共に400あつたとした場合、比較回数
は、16万回にも及ぶものとなるが、総当りの時点
でメモリに格納した規則性（格納順序）等を活用
することにより、比較的簡単に比較チエツクを行
うことができる。 さて、ここでよく考えてみると、メモリ１２ａ
に存在し、メモリ１２ｂに存在しない組合せは、
若し吸上げた良品基板が完全に良品であるなら
ば、それは供試基板のオープン故障であることに
なる。また逆に、メモリ１２ｂに存在し、メモリ
１２ａに存在しない組合せは、供試基板のシヨー
ト故障であることになる。実際には実装基板テス
トの場合は、実装されている個々の電解コンデン
サの充電状態や容量偏差などにより、仮に同一基
板の吸上げデータをテスト時に用いたとしても、
ここで出力されるオープン故障、シヨート故障の
数は「０」にはならないのが経験されるところで
ある。しかしながら、こうして指摘されたオープ
ン故障、シヨート故障の数（第５図ｄ，ｅ）は、
上記したｋ，ｎケに比較すると、遥かに少い数に
なつている（たとえば数ケ〜数十ケ）。したがつ
てここに至つて、初めて、先に述べた時間のかか
るコンデンサと真のシヨートの識別テストを再テ
ストの形で行う。すなわち、シヨート故障につい
ては、シヨート故障と指摘せられたピンの組合せ
につき行い、そこで指摘されたシヨート故障がコ
ンデンサによるものか、真のシヨートによるもの
かを判定する。このプロセスは第５図ｆに図示さ
れる。さてここで注意すべき事実として、先のア
ルゴリズムで、C₁なる小容量のコンデンサはオ
ープンと判定されたことである。即ちC₁なるコ
ンデンサは、第３図及び第１表の如き弁別機構を
以つてしても、コンデンサであるとは識別しえな
いものである。したがつて、このような小容量の
コンデンサについては、予め、総あたりチエツク
（第５図上部）でオープン状態と認知するよう時
定数を適切に選んでおけばよい。また、今一つ注
意すべき事実として、同図ｄでオープン故障と認
知された組合せについての再テストである。すな
わち大量の基板テストを行う場合、個々のテスト
においては吸上げ用の良品基板は既に手近にな
く、その良品基板を再テストするわけにはいかな
い。それ故、良品基板の吸上げにおいては、吸上
げ時の総あたりチエツクで摘出せられたシヨート
の組合せ（P_G1，P_G1′）（P_G2，P_G2′）…（P_GK，
P_GK′）について、再テスト（第５図ｇ）を予め行
つておき、メモリされたこの情報を基にテスト基
板に対し、真のオープン故障かどうかを判定する
ことを行う。 第４図は第５図に示したフローチヤートを実行
する本発明によるオープン・シヨートチエツカー
を示し、CPU１２内には２個のメモリ１２ａ，
１２ｂが設けられ（CPU外に設けられてもよい
こと勿論である）、１３はCPU１２の制御のもと
に被検査端子間を故意に短絡させるための例えば
リレー等により構成される短絡手段である。 また第５図のフローチヤート及び第３図のタイ
ムチヤートにおいて、「０」は真のオープンを、
「Ｓ」は真のシヨートをそれぞれ示し、C₁〜C₃は
C₁＜C₂＜C₃なる関係の容量を持つコンデンサを
示している。 以上第５図に述べた方法を採用した第４図に示
すオープンシヨートチエツカは、これを実地に稼
動させた場合、数十個の電解コンデンサを実装し
た基板テストに於ても、確実に真のオープンシヨ
ートと、疑似オープンシヨート（コンデンサによ
るもの）とを弁別し、真のオープン、シヨートの
みをチエツカ出力として表示でき、従来のチエツ
カによるテストとは性能に格段の差を示すもので
ある。また、本方法の中で必要となる再テスト
も、実際には１テストに100〜150ms程度で行え
るものであり、かつ再テスト回数は充分圧縮され
たものであるため、決してテスト実行時間を無用
に長大化せしめる等の理由から、実用化を阻害す
るようなものではない。このような機構をとり入
れたシヨートオープンチエツカの採用により、量
産される高密度基板は、ラインにおける目視チエ
ツクの省略、フアンクシヨンチエツク段階におけ
る能率の向上等々その効果は計りしれないものが
ある。[Table] In Table 1, "-" means open, and "+" means short. Here C ₁ ,
There is a relationship between the capacities of C ₂ and C ₃ : C ₁ < C ₂ < C ₃ .
Examples of the capacitance are C ₁ <0.5μF 0.5μF <C ₂ <1000μF C ₃ >1000μF. The operation for discriminating between a capacitor and a true short as described above is a test that requires a relatively long time because the test sequence includes the operation of the relay, the charging waiting time, and the like. (For example 100~
150ms) Therefore, as a practical matter, it is desirable to perform this as a retest. In other words, if we review short open testing from the standpoint of test execution time, we will see the following. First, let the total number of probes in the jig be 500 pins. For example, when checking whether all combinations of 2 pins out of 500 pins are in the shot state or open state using a round-robin method, the number of checks is (6).
The formula becomes ₅₀₀ C ₂ = 124750 (6) In other words, the number of checks in equation (6) must be performed over an equal amount of time for all combinations (at this point, it is still unclear whether it is a capacitor or a true short). ) Due to the huge number of tests, each test must be completed quickly (for example, 20 μs/test). Therefore, the test at this point is not a two-part test at t _{0 and} t ₁ , which involves relay make and break operations, as shown in Figure 3, but only a small capacity test such as C ₁ . If a capacitor appears in the load, the measurement system shall be provided with a time constant to measure it as open. At this stage, it is assumed that k and n shot states of the good board and the sample board are detected, respectively, and these are stored in the memory. In other words, the combination of shot points on a good board (P _G1 , P _G1 ′),
(P _G2 , P _G2 ′), ... (P _GK , P _GK ′) are the combinations of shot points on the test board (P _T1 , P _T1 ′),
(P _T2 , P _T2 ')...(P _To , P _To ') are stored in the memory 12b. That is, P here indicates the address of the probe (for example, #1 to #500). Next, compare the memory 12a and memory 12b.
This is performed by the CPU 12 (Fig. 5c). The number of times this comparison operation is performed is a maximum of n×k times. For a board with about 500 pins, although it varies depending on the component mounting,
It is not rare for n and k to each be on the order of several hundred. If n and k were both 400, the number of comparisons would be as many as 160,000, but by utilizing the regularity (storage order) etc. stored in memory at the time of round robin, the comparison You can easily perform a comparison check. Now, if you think about it carefully, memory 12a
The combination that exists in the memory 12b and does not exist in the memory 12b is
If the picked-up good board is completely good, it means that the test board has an open failure. Conversely, a combination that exists in the memory 12b and does not exist in the memory 12a indicates a short failure of the test board. In fact, in the case of a mounted board test, due to the charging state and capacitance deviation of each mounted electrolytic capacitor, even if the same board's pick-up data is used during the test,
It is experienced that the number of open failures and short failures output here is not "0". However, the number of open failures and short failures pointed out in this way (Fig. 5 d, e) is
Compared to the above k and n numbers, the number is much smaller (for example, several to several dozen). Therefore, for the first time, the time-consuming test for identifying capacitors and true shorts mentioned above is performed again in the form of a retest. That is, regarding short failures, a combination of pins that have been pointed out as short failures is examined, and it is determined whether the pointed short failure is due to a capacitor or a true short failure. This process is illustrated in Figure 5f. Now, the fact to note here is that in the previous algorithm, the small capacitor _C1 was determined to be open. That is, the capacitor _C1 cannot be identified as a capacitor even with the discrimination mechanism shown in FIG. 3 and Table 1. Therefore, for such a small-capacity capacitor, the time constant should be appropriately selected in advance so that it is recognized as an open state by a round-robin check (upper part of FIG. 5). Another fact that should be noted is that the combination recognized as an open failure in d of the same figure was retested. In other words, when performing a large number of board tests, there is no longer a good board at hand to pick up for each individual test, and the good board cannot be retested. Therefore, when picking up a good board, the shoot combinations (P _G1 , P _G1 ′) (P _G2 , P _G2 ′) ... (P _GK ,
A retest (Fig. 5g) is performed in advance for P _GK '), and based on this memorized information, it is determined whether or not there is a true open failure on the test board. FIG. 4 shows an open short checker according to the present invention that executes the flowchart shown in FIG.
12b is provided (of course, it may be provided outside the CPU), and 13 is a short-circuiting means constituted by, for example, a relay, for intentionally short-circuiting the terminals to be inspected under the control of the CPU 12. . In addition, in the flow chart in Figure 5 and the time chart in Figure 3, "0" indicates a true open;
"S" indicates the true shot, respectively, and C ₁ to C ₃ are
It shows a capacitor with a capacitance relationship of C ₁ < C ₂ < C ₃ . The open short checker shown in Figure 4, which adopts the method described above in Figure 5, is reliable even in board tests with dozens of electrolytic capacitors mounted when it is put into actual operation. It can distinguish between open shorts and pseudo open shorts (caused by capacitors) and display only true open shorts and shorts as a checker output, showing a significant difference in performance compared to conventional checker tests. . In addition, the retesting required in this method can actually be performed in about 100 to 150ms per test, and the number of retests is sufficiently compressed, so the test execution time is never unnecessary. It is not something that would impede practical application for reasons such as making the process longer. By adopting a shot open checker that incorporates such a mechanism, mass-produced high-density boards can have immeasurable effects such as omitting visual checks on the line and improving efficiency at the function check stage. .

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明に至る過程で創作されたオー
プンシヨートチエツカの構成図を示す。第２図、
第３図は検出時のタイムチヤート、第４図は本発
明の一実施例のブロツク図、第５図は、本発明に
よるオープンシヨートチエツカのフローチヤート
を示す。 １は試料基板、２は治具、３は治具上において
試料基板のパターンに合せて作成されたプロー
ブ、４はマルチプレクサ、１２はCPU、１２ａ，
１２ｂはメモリ、６はマルチプレクサにより、
CPU１２の指定するアドレスのピンを接続する
ための信号線、７は検出機構、８は検出用増巾
器、９は検出電流源、１０は比較器、１１はスレ
シヨールド電圧発生器、１３は短絡手段。 FIG. 1 shows a configuration diagram of an open shot checker created in the process of developing the present invention. Figure 2,
FIG. 3 is a time chart during detection, FIG. 4 is a block diagram of an embodiment of the present invention, and FIG. 5 is a flowchart of an open shot checker according to the present invention. 1 is a sample substrate, 2 is a jig, 3 is a probe made on the jig according to the pattern of the sample substrate, 4 is a multiplexer, 12 is a CPU, 12a,
12b is memory, 6 is multiplexer,
A signal line for connecting pins at addresses specified by the CPU 12, 7 a detection mechanism, 8 a detection amplifier, 9 a detection current source, 10 a comparator, 11 a threshold voltage generator, 13 a short circuit means .

Claims (1)

【特許請求の範囲】[Claims] １ コンデンサを含む多数個の電子部品を実装し
たプリント回路基板の半田付組立後のオープン、
シヨート故障を検出する短絡検出方法であつて、
予めシヨートと検出されるピンの組合せを検出す
る工程と、その組合せのピン間を接点により故意
に短絡し短絡状態を取り去つた後の第１時間及び
第２時間において被検出ピン間のコンデンサの時
定数に基づく電圧を測定する工程と、上記に測定
電圧を予め設定したスレシヨールド電圧と比較す
る工程とを少なくとも備えてなるプリント回路基
板の短絡検出方法。1 Opening after soldering assembly of a printed circuit board on which many electronic components including capacitors are mounted,
A short circuit detection method for detecting short circuit failure, the method comprising:
The process of detecting the combination of short and the pin to be detected in advance, and the process of intentionally shorting the pins of the combination with a contact and removing the short circuit state, and then at the first and second times, the capacitor between the pins to be detected is A method for detecting a short circuit in a printed circuit board, comprising at least the steps of: measuring a voltage based on a time constant; and comparing the measured voltage with a preset threshold voltage.