JPH0153529B2 - - Google Patents
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- JPH0153529B2 JPH0153529B2 JP55158013A JP15801380A JPH0153529B2 JP H0153529 B2 JPH0153529 B2 JP H0153529B2 JP 55158013 A JP55158013 A JP 55158013A JP 15801380 A JP15801380 A JP 15801380A JP H0153529 B2 JPH0153529 B2 JP H0153529B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
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- Measurement Of Unknown Time Intervals (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は計数回路、特にプログラム制御方式の
時計又は時計付電卓用集積回路に用いられる時限
計数回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a counting circuit, and particularly to a time-limited counting circuit used in a program-controlled watch or an integrated circuit for a calculator with a clock.
近年、構成素子の減少の観点から、時限計数回
路として従来のカウンタ方式からプログラム制御
方式が用いられつつある。第１図はかかるプログ
ラム制御方式の一般的なブロツク図である。第１
図において、発振段１からの発振信号は基準分周
段２で所定の周波数信号に分周され、その出力は
１秒キヤリーフラグ４として取り出される。又、
分周器２の所定箇所から1/16秒キヤリ−フラグ３
が取り出され、双方のフラグは制御回路１０へ供
給される。制御回路１０は共通バスBUSでつな
がれた読み出し専用メモリ（ROM）９および論
理演算装置（ALU）１１を制御する。 In recent years, from the viewpoint of reducing the number of constituent elements, a program control method is being used as a time-limited counting circuit instead of a conventional counter method. FIG. 1 is a general block diagram of such a program control system. 1st
In the figure, an oscillation signal from an oscillation stage 1 is frequency-divided into a predetermined frequency signal by a reference frequency division stage 2, and the output thereof is taken out as a 1-second carry flag 4. or,
1/16 second carry flag 3 from specified location of frequency divider 2
is taken out, and both flags are supplied to the control circuit 10. A control circuit 10 controls a read-only memory (ROM) 9 and an arithmetic logic unit (ALU) 11 connected by a common bus BUS.
共通バスBUSには読み出し書込み可能メモリ
（RAM）１３および、例えば電子時計に設けら
れたスイツチからの信号を入力する入力回路にも
つながれている。RAM１３の内容は又、共通バ
スBUSを介してALU１１により出力回路８へ供
給されて表示装置を駆動する。 The common bus BUS is also connected to a readable/writable memory (RAM) 13 and an input circuit for inputting signals from, for example, a switch provided in an electronic watch. The contents of RAM 13 are also supplied via common bus BUS by ALU 11 to output circuit 8 to drive the display device.
かかる構成において、分周段２からの１秒キヤ
リーフラグ４が制御回路１０へ供給されるたび
に、ALU１１はRAM１３内の所定のアドレスの
内容に１を加算し、その内容は出力回路８へ供給
される。これにより、表示内容は１秒ごとに表示
が変化して時計動作となる。分周段２から得られ
た1/16秒キヤリーフラグ３は表示内容に使用され
る。即ち、電子時計の中には秒の位を示す表示部
が点滅するものがあり、これを1/16秒キヤリーフ
ラグ３の入力により表示装置への出力の断続を行
なうものである。尚、以上のフラグ３および４を
つかつた走査ならびに計数動作は、ROM９に格
納されているプログラムに従つて行なわれる。 In this configuration, each time the 1-second carry flag 4 from the frequency dividing stage 2 is supplied to the control circuit 10, the ALU 11 adds 1 to the contents of a predetermined address in the RAM 13, and the contents are supplied to the output circuit 8. Ru. As a result, the display contents change every second, resulting in a clock operation. The 1/16 second carry flag 3 obtained from the frequency dividing stage 2 is used for display contents. That is, some electronic watches have a flashing display section indicating the second digit, and the output to the display device is intermittent by inputting the 1/16 second carry flag 3. The above scanning and counting operations using flags 3 and 4 are performed according to a program stored in the ROM 9.
ところで、最近の電子時計には例えばストツ
プ・ウオツチ機能のような1/100秒程度の計数動
作を有するものがある。この場合、カウンタ方式
の時計では、その桁数に対応するところのカウン
タ出力を表示装置へ供給すれば容易に実現でき
る。これに対し、プログラム方式では、分周段２
の所定部から1/100秒キヤリーフラグを取り出し、
これをプログラムで走査して計数表示を行うこと
は原理的には可能である。ところが、プログラム
処理速度の観点から、かかる方法は実用的ではな
い。 By the way, some recent electronic watches have a counting operation of about 1/100 second, such as a stop-watch function. In a counter-type watch, this can be easily achieved by supplying the counter output corresponding to the number of digits to the display device. On the other hand, in the program method, the frequency dividing stage 2
Take out the 1/100 second carry flag from the designated part of the
In principle, it is possible to scan this with a program and display the count. However, such a method is not practical from the viewpoint of program processing speed.
そこで、従来は第１図に示すように、分周段２
の所定部からの出力を入力するストツプウオツチ
専用計数回路５を設けている。即ち、この計数回
路５で1/10秒の桁までの計数を行い、それ以上の
時間は1/10秒の割り込みフラグ７を設け、このフ
ラグをプログラムにより走査して計数している。
動作的には、ストツプウオツチのスタート信号が
入力回路１２より供給されると、制御回路１０が
それを判定して計数回路５を動作させる。その計
数が進み1/10秒キヤリーフラグが入力されるたび
に、RAM１３の所定のアドレスの内容に１を加
算する。そして、ストツプ信号又はラツプ信号が
供給されると、その時の計数回路５の内容を読み
出し回路６が読み出してRAM１３の他のアドレ
スへ格納する。そして、その内容と上記所定のア
ドレスの内容とを出力回路８に出力して表示す
る。これによつて、ストツプウオツチのスタート
からストツプ又はラツプまでの時間が表示でき
る。このとき、走査する信号は1/10秒であるの
で、プログラム処理速度による影響はない。 Therefore, conventionally, as shown in FIG.
A counting circuit 5 dedicated to the stopwatch is provided to input the output from a predetermined part of the stopwatch. That is, this counting circuit 5 counts up to the 1/10 second digit, and for times longer than that, a 1/10 second interrupt flag 7 is provided, and this flag is scanned by a program to perform counting.
In operation, when a stopwatch start signal is supplied from the input circuit 12, the control circuit 10 determines it and operates the counting circuit 5. Each time the count progresses and the 1/10 second carry flag is input, 1 is added to the contents of a predetermined address in the RAM 13. When a stop signal or a lap signal is supplied, a reading circuit 6 reads out the contents of the counting circuit 5 at that time and stores them in another address of the RAM 13. Then, the content and the content of the predetermined address are output to the output circuit 8 and displayed. This allows the time from the start of the stopwatch to the stop or lap to be displayed. At this time, since the scanning signal is 1/10 second, there is no effect on the program processing speed.
しかしながら、かかる構成では基準分周段２の
ほかにストツプウオツチ専用計数回路５が必要で
あるために、特に計数用の素子数の削減をねらう
プログラム方式の利点が少なくなつて素子数が増
大する。 However, in such a configuration, in addition to the reference frequency dividing stage 2, a dedicated stopwatch counting circuit 5 is required, so that the advantage of the programming method, which particularly aims to reduce the number of counting elements, is diminished, and the number of elements increases.
本発明の目的は、基本分周段以外の計数回路を
設けることなく、ストツプウオツチ機能等の計数
動作を正確に行ない得る計数回路を提供すること
にある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a counting circuit that can accurately perform counting operations such as a stopwatch function without providing a counting circuit other than a basic frequency division stage.
本発明による計数回路は、複数の分周器を有し
発振信号を分周して所定周期毎にキヤリー信号を
発生する分周段と、第１、第２、第３および第４
の記憶領域を有するデータメモリと、前記キヤリ
ー信号が発生される毎に前記第１の記憶領域の内
容に所定数を加算し当該加算結果を表示出力回路
に供給する手段を含むコントローラとを備える計
数回路において、前記分周器の所定の分周器の出
力を読み出す読出し手段を設け、かつ前記コント
ローラは、第１の外部信号入力に応答して前記読
出し手段に前記所定の分周器の出力を読み出させ
当該読み出したデータを前記第２の記憶領域に格
納する手段と、第２の外部信号入力に応答して前
記読出し手段に前記所定の分周器の出力を読み出
させ当該読み出したデータを前記第３の記憶手段
に格納する手段と、前記キヤリー信号が前記第１
および第２の外部信号入力の間に発生される毎に
前記第４の記憶領域の内容に所定数を加算する手
段と、前記第２乃至第４の記憶領域の内容から前
記第１および第２の外部信号入力の時間的間隔を
算出し当該算出結果を前記表示出力回路に供給す
る手段とをさらに含むことを特徴とする。 The counting circuit according to the present invention includes a frequency dividing stage which has a plurality of frequency dividers and divides the frequency of an oscillation signal to generate a carry signal every predetermined period, and first, second, third and fourth frequency dividers.
a data memory having a storage area; and a controller including means for adding a predetermined number to the contents of the first storage area each time the carry signal is generated and supplying the addition result to a display output circuit. The circuit includes readout means for reading out the output of a predetermined frequency divider of the frequency divider, and the controller is configured to read out the output of the predetermined frequency divider to the readout means in response to a first external signal input. means for reading and storing the read data in the second storage area; and causing the read means to read the output of the predetermined frequency divider in response to a second external signal input, and the read data. means for storing the carry signal in the third storage means;
and means for adding a predetermined number to the contents of the fourth storage area each time an external signal is generated during input of a second external signal; The apparatus is characterized in that it further includes means for calculating a time interval between external signal inputs and supplying the calculation result to the display output circuit.
以下、図面を参照して本発明の実施例につき詳
細に説明する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例を示すブロツク図で
あり、第１図と同一機能部は同一番号を符してそ
の説明は省略する。第２図では、ストツプウオツ
チ専用計数回路を除去して、基本分周段２の所定
部の出力を読み出す読み出し回路１７を設けてい
る。この動作を第３図のダイミングチヤートを参
照して説明する。尚、第３図ａは分周段２の出力
となる１秒キヤリーフラグ４の出力状態図で、同
図ｂはストツプウオツチ用スイツチの動作時点状
態図である。 FIG. 2 is a block diagram showing one embodiment of the present invention, and the same functional parts as those in FIG. 1 are designated by the same numbers and their explanations will be omitted. In FIG. 2, the stopwatch dedicated counting circuit is removed and a readout circuit 17 for reading out the output of a predetermined portion of the basic frequency division stage 2 is provided. This operation will be explained with reference to the dimming chart in FIG. Incidentally, FIG. 3A is a diagram showing the output state of the one-second carry flag 4 which is the output of the frequency dividing stage 2, and FIG. 3B is a diagram showing the state at the time of operation of the stopwatch switch.
まず、第３図ａのように44秒目のキヤリーフラ
グ４が分周段２から出力された後に、同図ｂの如
く時刻T1でストツプウオツチのスタート信号が
供給されたとすると、制御回路１０はその信号供
給を判定して、その時刻T1での分周段２の計数
内容Ｘ（T1）を読み出すように読み出し回路１７
を制御する。そのデータT1はRAM１３の中の所
定のアドレス（第１のアドレス）に格納される。
その後、時刻T2でラツプ信号が供給される前に
45秒目のキヤリーフラグ４が出力されると、その
データＹ（Ｔ）がRAM１３の他のアドレス（第
２のアドレス）に格納される。尚、この処理はス
トツプウオツチ機能が走つている間続けられる。
そして、時刻T2でラツプ信号が供給されると、
制御回路１０はこの時刻での分周段２の内容Ｘ
（T2）を読み出し回路１７が読み出すように制御
し、その内容Ｘ（T2）は、RAM１３のさらに他
のアドレス（第３のアドレス）へ格納する。従つ
て、第３図からも明らかなように、ストツプウオ
ツチのスタートからラツプまでの時間Ｔは、
Ｔ＝Ｙ（Ｔ）＋Ｘ（T2）−Ｘ（T1）
で示すことができる。ALU１１は、ラツプ信号
が供給されると上式に従つて第１、第２および第
３のアドレスの内容を読み出して計算し、出力回
路８へ出力する。従つて、読み出し回路１７が読
み出すデータに対応する分周段２の出力を、少な
くとも1/10および1/100秒の桁としておけば、表
示内容はスタートからラツプまでの正確な時間と
なる。尚、Ｘ（T2）およびＸ（T1）の内容からそ
れらは２桁の16進数、つまり256進数で、Ｙ（Ｔ）
は１桁以上の10進数である。よつて、計算法とし
ては｛Ｘ（T2）−Ｘ（T2）｝を求め、その結果を10
進数に変換してＹ（Ｔ）との加算を行なう。又、
時刻T1からT2までの表示は次のようにする。つ
まり、分周段２からは1/16秒キヤリーフラグ３が
出力されているので、このフラグ３が出力される
たびに分周段２の内容を読み出して上述した手法
で計算して出力する。そして、ラツプ操作が行わ
れたならば、1/16秒キヤリーフラグ３の出の如何
にかかわらず、その時の内容Ｘ（T2）を読み出し
て処理する。 First, suppose that after the carry flag 4 at the 44th second is output from the divider stage 2 as shown in FIG. 3a, a stopwatch start signal is supplied at time T1 as shown in FIG. A readout circuit 17 determines the signal supply and reads out the count content X( T1 ) of the frequency dividing stage 2 at that time T1.
control. The data T1 is stored at a predetermined address (first address) in the RAM 13.
Then, before the lap signal is supplied at time T 2 ,
When the carry flag 4 is output at the 45th second, the data Y(T) is stored in another address (second address) of the RAM 13. Note that this process continues while the stopwatch function is running.
Then, when a wrap signal is supplied at time T 2 ,
The control circuit 10 controls the content X of the frequency dividing stage 2 at this time.
(T 2 ) is controlled to be read by the reading circuit 17, and the content X(T 2 ) is stored in yet another address (third address) of the RAM 13. Therefore, as is clear from FIG. 3, the time T from the start of the stopwatch to the lap can be expressed as T=Y(T)+X( T2 )-X( T1 ). When the ALU 11 is supplied with the wrap signal, it reads and calculates the contents of the first, second and third addresses according to the above equation, and outputs them to the output circuit 8. Therefore, if the output of the frequency dividing stage 2 corresponding to the data read by the readout circuit 17 is set to at least 1/10 and 1/100 second digits, the displayed content will be accurate time from the start to the lap. Furthermore, from the contents of X(T 2 ) and X(T 1 ), they are two-digit hexadecimal numbers, that is, 256 base numbers, and Y(T)
is a decimal number with one or more digits. Therefore, the calculation method is to find {X(T 2 )−X(T 2 )} and divide the result into 10
Convert it to a base number and add it to Y(T). or,
The display from time T 1 to T 2 is as follows. That is, since the 1/16 second carry flag 3 is output from the frequency divider stage 2, the contents of the frequency divider stage 2 are read out every time this flag 3 is outputted, calculated using the method described above, and output. If a wrap operation is performed, the contents X(T 2 ) at that time are read out and processed regardless of whether the 1/16 second carry flag 3 is output or not.
以後、時刻T3でラツプ解除が行なわれるまで、
表示の変更は行なわれない。尚、この期間におい
ても１秒キヤリーフラグ４が出力されるたびに第
２ののアドレスの内容は更新される。時刻T3で
ラツプ解除がなされると、前述した1/16段キヤリ
ーフラグ３を使つて処理して表示する。そして時
刻T4でストツプ信号が入力されると、その時の
分周段２の内容を読み出し、前述のＸ（T1）およ
びその後更新されたＹ（Ｔ）を用いて時刻T3から
T4まで時間T′を求めて表示する。 From then on, until the wrap is released at time T3 ,
No display changes are made. Note that even during this period, the contents of the second address are updated every time the 1 second carry flag 4 is output. When the wrap is released at time T3 , processing is performed using the aforementioned 1/16 gear carry flag 3 and displayed. Then, when a stop signal is input at time T 4 , the contents of frequency divider stage 2 at that time are read out, and starting from time T 3 using the aforementioned X(T 1 ) and the subsequently updated Y(T),
Find and display the time T′ up to T 4 .
このようにして、専用の時限計数回路なしでも
基準分周回路、計数値読み出し回路、一時記憶回
路と演算回路があれば1/100秒の精度の時限計数
は可能である。なお、本発明を用いればストツ
プ・ウオツチと同様に高精度の逆算タイマー機能
や、複数系の高精度ストツプウオツチを同一回路
で実現することも可能である。 In this way, timed counting with an accuracy of 1/100 second is possible without a dedicated timed counting circuit, as long as there is a reference frequency dividing circuit, a counted value reading circuit, a temporary storage circuit, and an arithmetic circuit. Note that, by using the present invention, it is also possible to realize a high-precision back-counting timer function similar to a stop watch, and a plurality of high-precision stop watches using the same circuit.
第１図は従来のプログラム制御方式時計用回路
のブロツク図である。第２図は本発明の一実施例
を示すプログラム制御方式時計用回路のブロツク
図である。第３図は第２図の回路でストツプ・ウ
オツチを作動させた場合のタイム・チヤートであ
る。
１……発振段、２……基準分周段、３……1/16
秒キヤリー・フラグ、４……１秒キヤリー・フラ
グ、５……ストツプ・ウオツチ専用時限計数回
路、６，１７……計数値読み出し回路、７……1/
１０秒キヤリーフラグ、８……出力回路路、９……
ROM、１０……制御回路、１１……算術論理演
算回路、１２……入力回路、１３……RAM。
FIG. 1 is a block diagram of a conventional program-controlled timepiece circuit. FIG. 2 is a block diagram of a program-controlled timepiece circuit showing one embodiment of the present invention. FIG. 3 is a time chart when the stop watch is operated using the circuit shown in FIG. 1...Oscillation stage, 2...Reference frequency division stage, 3...1/16
Second carry flag, 4...1 second carry flag, 5...Stop watch dedicated time counting circuit, 6, 17...Count value reading circuit, 7...1/
10 second carry flag, 8... Output circuit, 9...
ROM, 10...control circuit, 11...arithmetic logic circuit, 12...input circuit, 13...RAM.
Claims (1)
周期毎にキヤリー信号を発生する分周段と、第
１、第２、第３および第４の記憶領域を有するデ
ータメモリと、前記キヤリー信号が発生される毎
に前記第１の記憶領域の内容に所定数を加算し当
該加算結果を表示出力回路に供給する手段を含む
コントローラとを備える計数回路において、前記
分周段の所定の分周器の出力を読み出す読出し手
段を設け、かつ前記コントローラは、第１の外部
信号入力に応答して前記読出し手段に前記所定の
分周器の出力を読み出させ当該読み出したデータ
を前記第２の記憶領域に格納する手段と、第２の
外部信号入力に応答して前記読出し手段に前記所
定の分周器の出力を読み出させ当該読み出したデ
ータを前記第３の記憶手段に格納する手段と、前
記キヤリー信号が前記第１および第２の外部信号
入力の間に発生される毎に前記第４の記憶領域の
内容に所定数を加算する手段と、前記第２乃至第
４の記憶領域の内容から前記第１および第２の外
部信号入力の時間的間隔を算出し当該算出結果を
前記表示出力回路に供給する手段とをさらに含む
ことを特徴とする計数回路。1. A frequency dividing stage having a plurality of frequency dividers and dividing an oscillation signal to generate a carry signal every predetermined period, and a data memory having first, second, third, and fourth storage areas; A counting circuit comprising: a controller including means for adding a predetermined number to the contents of the first storage area each time the carry signal is generated and supplying the addition result to a display output circuit; readout means for reading out the output of the predetermined frequency divider, and the controller causes the readout means to read out the output of the predetermined frequency divider in response to a first external signal input, and the controller causes the readout data to be read out from the predetermined frequency divider. means for storing in a second storage area; and causing the reading means to read the output of the predetermined frequency divider in response to a second external signal input, and storing the read data in the third storage means. means for adding a predetermined number to the contents of the fourth storage area each time the carry signal is generated between the first and second external signal inputs; A counting circuit further comprising means for calculating the time interval between the first and second external signal inputs from the contents of a storage area and supplying the calculation result to the display output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15801380A JPS5781730A (en) | 1980-11-10 | 1980-11-10 | Counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15801380A JPS5781730A (en) | 1980-11-10 | 1980-11-10 | Counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5781730A JPS5781730A (en) | 1982-05-21 |
| JPH0153529B2 true JPH0153529B2 (en) | 1989-11-14 |
Family
ID=15662355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15801380A Granted JPS5781730A (en) | 1980-11-10 | 1980-11-10 | Counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5781730A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184565A (en) * | 1975-01-21 | 1976-07-23 | Texas Instruments Inc | PARUSUDEARAWASARETAJISHOOKEISUSURUSOCHI |
| JPS5369084A (en) * | 1976-12-01 | 1978-06-20 | Casio Comput Co Ltd | Clocking device |
-
1980
- 1980-11-10 JP JP15801380A patent/JPS5781730A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184565A (en) * | 1975-01-21 | 1976-07-23 | Texas Instruments Inc | PARUSUDEARAWASARETAJISHOOKEISUSURUSOCHI |
| JPS5369084A (en) * | 1976-12-01 | 1978-06-20 | Casio Comput Co Ltd | Clocking device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5781730A (en) | 1982-05-21 |
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