JPH0151092B2 - - Google Patents
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- JPH0151092B2 JPH0151092B2 JP57209987A JP20998782A JPH0151092B2 JP H0151092 B2 JPH0151092 B2 JP H0151092B2 JP 57209987 A JP57209987 A JP 57209987A JP 20998782 A JP20998782 A JP 20998782A JP H0151092 B2 JPH0151092 B2 JP H0151092B2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Protection Of Static Devices (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をパワーMOS
トランジスタでスイツチングするようにした負荷
駆動回路に係わり、特に負荷シヨート時等におい
て、前記パワーMOSトランジスタを流れる電流
を遮断し、これにより当該トランジスタを保護す
る機能を備えた負荷駆動回路に関する。[Detailed Description of the Invention] This invention utilizes a power MOS to convert current flowing into a load into a power MOS
The present invention relates to a load drive circuit that uses transistors for switching, and particularly to a load drive circuit that has a function of blocking the current flowing through the power MOS transistor and thereby protecting the transistor during a load shot or the like.
近年、駆動回路を簡単かつ集積化し、該回路の
電源電圧を低電圧化しようとする要望からパワー
MOSトランジスタ、中でもオン抵抗が低くパワ
ースイツチングに適する縦型パワーMOSトラン
ジスタをスイツチに応用する動きがある。 In recent years, there has been a desire to simplify and integrate drive circuits and reduce the power supply voltage of the circuits.
There is a movement to apply MOS transistors, especially vertical power MOS transistors, which have low on-resistance and are suitable for power switching, to switches.
第１図は、通常のパワーMOSトランジスタを
使用した負荷駆動回路を示す図、第２図はその動
作タイムチヤートを示す図である。 FIG. 1 is a diagram showing a load driving circuit using ordinary power MOS transistors, and FIG. 2 is a diagram showing its operation time chart.
第１図に示す如く、この負荷駆動回路はソース
を接地されたパワーMOSトランジスタ１のドレ
インを負荷２に接続するとともに、そのゲートを
抵抗３を介して入力端子INに接続して構成され
ている。 As shown in FIG. 1, this load drive circuit is constructed by connecting the drain of a power MOS transistor 1 whose source is grounded to a load 2, and connecting its gate to an input terminal IN via a resistor 3. .
上記の回路構成によれば、元来パワーMOSト
ランジスタは電圧駆動型で、これをオン、オフ駆
動するためにはゲート容量CGを充電するための
僅かな電流を供給すれば済むため、スイツチング
電流が極めて少いという利点を有する。 According to the above circuit configuration, the power MOS transistor is originally a voltage-driven type, and in order to turn it on and off, it is only necessary to supply a small amount of current to charge the gate capacitance C G , so the switching current It has the advantage that there are very few.
しかしながら、このようなスイツチ回路にあつ
ては、第２図ａに示す如く、負荷２が正常な状態
でゲート電位VGが“Ｈ”レベルになつた場合に
は、ドレイン電圧VDSとドレイン電流IDとの積に
より定まるパワー損失Ｐは、許容損失Pmaxより
も充分低い値に維持されるのに対し、第２図ｂに
示す如く、負荷２がシヨートした状態においてド
レイン電圧VDSが“Ｈ”になると、ドレイン電圧
VDSが上昇することに加え、ドレイン電流IDも大
幅に増加するため、これらの積により定まるパワ
ー損失は急増し、ついにはパワーMOSトランジ
スタ１を破壊してしまうという問題があつた。 However, in such a switch circuit, as shown in Figure 2a, when the gate potential V G reaches the "H" level with the load 2 in a normal state, the drain voltage V DS and the drain current change. The power loss P determined by the product with I D is maintained at a value sufficiently lower than the allowable loss Pmax, while the drain voltage V ”, the drain voltage
In addition to the increase in V DS , the drain current ID also increases significantly, so that the power loss determined by the product of these increases rapidly, and eventually the power MOS transistor 1 is destroyed.
そこで、このようなトランジスタの破壊を防止
するための１つの案として、スイツチング入力
VINの値が“Ｌ”から“Ｈ”へと立ち上がつた直
後において、ドレイン電圧VDSの値は第２図にも
示したような負荷正常時と負荷シヨート時とでは
大きく異なることに着目し、スイツチング入力
VINのオン直後一定期間のドレイン電圧VDSの値
に基づいて負荷のシヨートを検出し、これに応答
してゲート電位VGの値をアースへ引き落すよう
な保護回路を設けたものを本願出願人は特願昭57
−47769号にて提案している。 Therefore, one idea to prevent such transistor destruction is to reduce the switching input.
Immediately after the value of V IN rises from "L" to "H", the value of the drain voltage V DS is significantly different between when the load is normal and when the load is shot, as shown in Figure 2. Focus and switch input
The present application is equipped with a protection circuit that detects a load shoot based on the value of the drain voltage V DS for a certain period of time immediately after V IN is turned on, and responds to this by dropping the gate potential V G to ground. The applicant filed a patent application in 1982.
-Proposed in No. 47769.
ところが、このような負荷駆動回路を車両用に
適用した場合、負荷２に印加される電源電圧VDD
は車載バツテリから供給されることとなるため、
バツテリの充電状態あるいは車両の走行状態に応
じて電源電圧VDDの値は＋８ボルト〜＋16ボルト
程度の範囲で大きく変動することに加え、抵抗値
が大きくかつ一定ないわゆる小容量負荷と、抵抗
値が当初小さく次第に大きく増大する大容量ラン
プ負荷とでは、スイツチング入力VINのオン直後
におけるドレイン電位VDの低下傾向は大きく異
なるため、このような負荷の種類に拘わらずかつ
電源電圧VDDの変動に拘わらず負荷のシヨートを
確実に検出し、かつ負荷が正常時の場合は決して
誤動作を起こさないようにすることは大きな困難
性を伴つた。 However, when such a load drive circuit is applied to a vehicle, the power supply voltage V DD applied to the load 2
will be supplied from the in-vehicle battery, so
In addition to the fact that the value of the power supply voltage V DD varies greatly in the range of +8 to +16 volts depending on the charging state of the battery or the running state of the vehicle, there is also a so-called small capacitance load with a large and constant resistance value. With a large-capacity lamp load in which the voltage is initially small and gradually increases , the decreasing tendency of the drain potential V D immediately after the switching input V IN is turned on is very different. Regardless of the situation, it is very difficult to reliably detect the load shot and to ensure that no malfunction occurs when the load is normal.
この発明は、このような問題点に着目してなさ
れたもので、その目的とするところはスイツチン
グ入力のオン直後一定期間におけるドレイン電位
VDの変化傾向に基づいて負荷のシヨートを検出
し、かつ電源電圧の変動や負荷の種類に拘わら
ず、負荷のシヨート時に限り確実に動作するよう
にした保護回路を備えた負荷駆動回路を提供する
ことにある。 This invention was made with attention to these problems, and its purpose is to control the drain potential during a certain period immediately after the switching input is turned on.
Provides a load drive circuit equipped with a protection circuit that detects load shorting based on the change trend of V D and operates reliably only when the load shortens, regardless of power supply voltage fluctuations or load type. It's about doing.
この発明は上記の目的を達成するために、スイ
ツチング信号が供給される入力端子とパワー
MOSトランジスタのゲートとの間に抵抗を直列
介挿するとともに、前記スイツチング信号を一定
時間だけ遅延させて出力する遅延回路と、遅延後
のスイツチング信号のオン期間の開始と同時に前
記パワーMOSトランジスタのドレイン電圧を積
分開始し、かつオン期間の終了とともにリセツト
される積分回路とを設け、この積分回路の出力を
パワーMOSトランジスタのゲートとアースとの
間に介挿されたゲート地絡用素子のしきい値電圧
と比較し、これにより負荷のシヨート時に限りパ
ワーMOSトランジスタのゲートをアースに地絡
させてトランジスタの保護を図つたものである。 In order to achieve the above object, the present invention provides an input terminal to which a switching signal is supplied and a power supply terminal.
a delay circuit which inserts a resistor in series between the gate of the MOS transistor and outputs the switching signal after delaying it by a certain amount of time; An integrating circuit that starts integrating the voltage and is reset at the end of the on period is provided, and the output of this integrating circuit is connected to the threshold of the gate ground fault element inserted between the gate of the power MOS transistor and the ground. The power MOS transistor gate is grounded to earth only when the load is shorted, thereby protecting the transistor.
以下に、この発明の好適な一実施例を添付図面
に従つて詳細に説明する。 Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
第３図はこの発明に係わる負荷駆動回路の構成
を示す電気回路図である。同図において、パワー
MOSトランジスタ１はソース接地で負荷２を駆
動するもので、この例ではｎチヤンネル縦型パワ
ーMOSトランジスタが使用されている。 FIG. 3 is an electrical circuit diagram showing the configuration of a load drive circuit according to the present invention. In the same figure, the power
The MOS transistor 1 drives the load 2 with its source being grounded, and in this example, an n-channel vertical power MOS transistor is used.
抵抗３はスイツチング信号VINが供給される入
力端子INと前記パワーMOSトランジスタ１のゲ
ートとの間に直列介挿されている。 A resistor 3 is inserted in series between the input terminal IN to which the switching signal V IN is supplied and the gate of the power MOS transistor 1.
遅延回路４は前記スイツチング信号VINを一定
時間T1だけ遅延させて出力するもので、ソース
接地のｎチヤンネル横型MOSトランジスタ４１
のゲートを入力端子INに接続してMOS抵抗とし
て動作させるとともに、このMOS抵抗にコンデ
ンサ４２を直列接続して微分回路を形成し、更に
ソース接地されたｎチヤンネルMOSトランジス
タ４３に対し抵抗４４を直列接続してインバータ
を構成し、このインバータによつて前記微分回路
の出力を反転して出力するようにしたものであ
る。 The delay circuit 4 delays the switching signal V IN by a predetermined time T 1 and outputs the delayed signal.
The gate of is connected to the input terminal IN to operate as a MOS resistor, and a capacitor 42 is connected in series to this MOS resistor to form a differential circuit, and a resistor 44 is connected in series to an n-channel MOS transistor 43 whose source is grounded. They are connected to form an inverter, and the inverter inverts and outputs the output of the differentiating circuit.
積分回路５は前記遅延後のスイツチング信号
VINのオン期間の開始と同時に前記パワーMOSト
ランジスタ１のドレイン電圧VDSを積分開始し、
かつオン期間の終了とともにリセツトされるもの
で、この例ではコンデンサ５１とこれに直列接続
されかつｎチヤンネルMOSトランジスタで構成
されたMOS抵抗５２とからなる積分回路と、こ
の積分回路のコンデンサ５１と並列に設けられか
つソース接地されたｎチヤンネルMOSトランジ
スタ５３からなる放電用素子と、ソース接地され
たｎチヤンネルMOSトランジスタ５４とこれに
直列接続された抵抗５５とで構成されたインバー
タによつて構成されている。 The integrating circuit 5 receives the switching signal after the delay.
Start integrating the drain voltage V DS of the power MOS transistor 1 at the same time as the start of the on-period of V IN ,
And it is reset at the end of the on period. In this example, an integrating circuit consisting of a capacitor 51 and a MOS resistor 52 connected in series with it and constituted by an n-channel MOS transistor, and a capacitor 51 of this integrating circuit are connected in parallel. An inverter includes a discharging element consisting of an n-channel MOS transistor 53 whose source is grounded and an n-channel MOS transistor 54 whose source is grounded, and a resistor 55 connected in series with the n-channel MOS transistor 54. There is.
ゲート地絡用素子６は前記パワーMOSトラン
ジスタ１のゲートとアースとの間に介挿されてお
り、かつ前記積分回路５の出力電圧が所定のしき
い値電圧を越えると導通するようになされてお
り、この例ではソース接地されたｎチヤンネル
MOSトランジスタが使用されている。 The gate ground fault element 6 is interposed between the gate of the power MOS transistor 1 and the ground, and is made conductive when the output voltage of the integrating circuit 5 exceeds a predetermined threshold voltage. In this example, a source-grounded n-channel
MOS transistors are used.
以上の構成によれば、第４図ａに示す負荷２が
正常な場合、スイツチング信号VINが“Ｌ”から
“Ｈ”へと立ち上がるとともに、トランジスタ１
のゲート電位VGもゲート容量と抵抗３の抵抗値
とで定まる所定の時定数カーブを描いて比較的急
激に立ち上がり、その電圧VGの値がトランジス
タ１のしきい値電圧を越えると同時にトランジス
タ１はオン状態へと移行してドレイン電圧VDSの
値は抵抗２の過渡特性で定まる所定のカーブをも
つて緩かに立ち下がる。 According to the above configuration, when the load 2 shown in FIG. 4a is normal, the switching signal V IN rises from "L" to "H" and the transistor 1
The gate potential V G of the transistor 1 also rises relatively rapidly, drawing a predetermined time constant curve determined by the gate capacitance and the resistance value of the resistor 3, and as soon as the value of the voltage V G exceeds the threshold voltage of the transistor 1, the transistor 1 shifts to the on state, and the value of the drain voltage V DS gradually falls along a predetermined curve determined by the transient characteristics of the resistor 2.
一方、スイツチング信号VINの値が“Ｌ”から
“Ｈ”へと立ち上がつた後一定時間T1が経過する
と、遅延回路４の出力V1の値は“Ｌ”から“Ｈ”
へと立ち上がり、この立ち上がりとともに積分回
路５はトランジスタ１のドレイン電圧VDSを積分
開始する。 On the other hand, when a certain period of time T1 has elapsed after the value of the switching signal V IN rose from "L" to "H", the value of the output V1 of the delay circuit 4 changes from "L" to "H".
At this rise, the integrating circuit 5 starts integrating the drain voltage V DS of the transistor 1.
そして、負荷２が正常な場合ドレイン電圧VDS
はこの時点で既に充分低下しているため、積分回
路５の出力V2はゲート地絡用素子６のしきい値
電圧VTHを越えることができず、このためゲート
地絡用素子６は非導通状態に以後維持されること
になる。 And when load 2 is normal, drain voltage V DS
has already decreased sufficiently at this point, the output V 2 of the integrating circuit 5 cannot exceed the threshold voltage V TH of the gate ground fault element 6, and therefore the gate ground fault element 6 becomes non-active. The conductive state will be maintained thereafter.
これに対して、負荷２がシヨートした場合に
は、第４図ｂに示す如く、スイツチング入力VIN
が“Ｌ”から“Ｈ”へと立ち上がつた後時間T1
が経過した時点においても、ドレイン電圧VDSの
値は電源電圧に維持されているため、時間T1が
経過した時点においてドレイン電圧VDSの値を積
分開始すると、時間T2が経過した時点において
積分回路５の出力電圧はゲート地絡用素子６のし
きい値電圧を越え、この結果トランジスタ１のゲ
ート電位VGはアースへと引き落され、これによ
りトランジスタ１がオフして素子破壊が防止され
ることになる。 On the other hand, when load 2 is shorted, the switching input V IN
Time T 1 after rising from “L” to “H”
Since the value of the drain voltage V DS is maintained at the power supply voltage even after the elapse of time T 1 , if the value of the drain voltage V DS is started to be integrated at the elapse of time T 2 , the value of the drain voltage V DS is maintained at the power supply voltage. The output voltage of the integrator circuit 5 exceeds the threshold voltage of the gate ground fault element 6, and as a result, the gate potential V G of the transistor 1 is pulled down to ground, which turns off the transistor 1 and prevents the element from being destroyed. will be done.
次に、電源電圧＋VDDの変動やあるいは負荷２
が大容量ランプ負荷であるような場合にも、以上
説明した保護回路が正常に動作することを第５図
を参照しながら説明する。 Next, the fluctuation of the power supply voltage +V DD or the load 2
It will be explained with reference to FIG. 5 that the protection circuit described above operates normally even when the lamp load is a large capacity lamp.
まず、電源電圧VDDの値が非常に高く、かつ負
荷２として大容量ランプ負荷のようにその抵抗値
が当初小さく次第に大きくなるものを使用した場
合には、第５図ａに示す如く、スイツチング入力
VINの“Ｌ”から“Ｈ”の立ち上がりに応答し
て、ドレイン電圧VDSの値は非常に緩かに低下し
ていく。 First, if the value of the power supply voltage V DD is very high and the load 2 is a large-capacity lamp load whose resistance value is initially small and gradually increases, the switching input
In response to the rise of V IN from "L" to "H", the value of drain voltage V DS decreases very slowly.
一方、遅延回路４の設定遅延時間T1の値は、
このような電源電圧VDDが高電圧状態にある場合
でも、トランジスタ１にシヨート電流を流し得る
許容時間を考慮するとともに、このようにドレイ
ン電圧VDSの値が緩かに立ち下がつた場合にも、
積分開始時期におけるドレイン電圧VDSの値が充
分低下している時期となるように設定されてい
る。 On the other hand, the value of the set delay time T 1 of the delay circuit 4 is:
Even when the power supply voltage V DD is in a high voltage state, consider the allowable time for the short current to flow through transistor 1, and also consider the allowable time when the drain voltage V DS gradually falls too,
The timing is set so that the value of the drain voltage V DS at the time of starting the integration is sufficiently low.
従つて、このようにドレイン電圧VDSの値が緩
かに立ち下がつた場合でも、遅延回路４の出力
V1の値が“Ｌ”から“Ｈ”に立ち上がつた時点
においては、既にドレイン電圧VDSの値は充分低
い値に達しており、従つてこの時点から積分を開
始するとその出力V2の値は地絡用素子６のしき
い値電圧VTHまで達することができず、このため
に仮に電源電圧VDDが非常に高い場合でも、地絡
用素子６が誤つて導通することは確実に防止され
る。 Therefore, even if the value of the drain voltage V DS falls slowly like this, the output of the delay circuit 4
By the time the value of V 1 rises from "L" to "H", the value of the drain voltage V DS has already reached a sufficiently low value, so if integration starts from this point, the output V 2 The value of cannot reach the threshold voltage V TH of the ground fault element 6, and therefore even if the power supply voltage V DD is very high, it is certain that the ground fault element 6 will conduct erroneously. is prevented.
これに対して、電源電圧VDDの値が非常に低い
状態で、負荷２がシヨートされた場合には、第５
図ｂに示す如く、遅延回路４の遅延時間T1が経
過した時点においても、未だドレイン電圧VDSの
値は電源電圧に維持されるため、この時点から積
分を開始すると、時間T2が経過した時点におい
て積分回路５の出力V2の値は地絡用素子６のし
きい値電圧VTHの値を越え、これに応答して地絡
用素子６は確実に導通することになる。 On the other hand, if load 2 is shunted while the value of the power supply voltage V DD is very low, the fifth
As shown in Figure b, even after the delay time T 1 of the delay circuit 4 has elapsed, the value of the drain voltage V DS is still maintained at the power supply voltage, so if integration is started from this point, the time T 2 will have elapsed. At this point in time, the value of the output V 2 of the integrating circuit 5 exceeds the value of the threshold voltage V TH of the earth fault element 6, and in response to this, the earth fault element 6 becomes conductive.
なお、この場合T1＋T2の値はトランジスタ１
にシヨート電流を流し得る最大時間を考慮して決
定されている。 In addition, in this case, the value of T 1 + T 2 is transistor 1
It is determined by taking into consideration the maximum time during which shot current can flow.
かくして、この実施例によれば、電源電圧VDD
の値の変動あるいは負荷２の種類に拘わらず、ス
イツチング入力VINの立ち上がり後におけるトラ
ンジスタ１のドレイン電圧VDSの変化傾向に基づ
いて確実にシヨート時のトランジスタ保護をなし
得るという発明本来の効果に加え、遅延回路４、
積分回路５、地絡用素子６および抵抗３をパワー
MOSトランジスタ１と同一半導体基板上に集積
形成することができるという効果がある。 Thus, according to this embodiment, the supply voltage V DD
The original effect of the invention is that the transistor can be reliably protected at the time of shorting based on the change tendency of the drain voltage V DS of the transistor 1 after the switching input V IN rises, regardless of the variation in the value of or the type of the load 2. In addition, a delay circuit 4,
Power the integrating circuit 5, ground fault element 6 and resistor 3
This has the advantage that it can be integrated and formed on the same semiconductor substrate as the MOS transistor 1.
また、遅延回路４として、微分回路によつてス
イツチング信号VINの立ち上がりに応答して所定
幅パルスを形成し、このパルスの立ち下がりをト
ランジスタのしきい値と比較判定して出力すると
いう構成を採用しているため、コンデンサ４２と
しては極めて小容量のもので済み、チツプ占有面
積の減少により、高密度集積化に適するという効
果もある。 Furthermore, the delay circuit 4 is configured to form a predetermined width pulse using a differentiating circuit in response to the rising edge of the switching signal V IN , compare the falling edge of this pulse with the threshold value of the transistor, and output the result. Because of this, the capacitor 42 only needs to have an extremely small capacity, and the chip occupancy area is reduced, making it suitable for high-density integration.
次に、第６図〜第８図は、以上説明した保護回
路とパワーMOSトランジスタとを同一半導体基
板上に集積化するための具体的な構造の一例を示
すものである。 Next, FIGS. 6 to 8 show an example of a specific structure for integrating the above-described protection circuit and power MOS transistor on the same semiconductor substrate.
第６図は、ｎチヤンネル縦型パワーMOSトラ
ンジスタの構造を示すもので、同図において７ａ
はアルミニウムで構成されたソース電極、７ｂは
ポリシリコンで構成されたゲート電極、７ｃは同
様にアルミニウムで構成されたドレイン電極、７
ｄは高濃度Ｎ型層で構成されたソース領域、７ｅ
はＰ型層で構成されたチヤンネル形成領域、７ｆ
は低濃度Ｎ型層で構成されたドレイン領域、７ｇ
は高濃度Ｐ型層で構成されたコンタクト領域、７
ｈは高濃度Ｎ型層からなるシリコンウエハ基板、
７ｉはゲート酸化膜である。 Figure 6 shows the structure of an n-channel vertical power MOS transistor.
7 is a source electrode made of aluminum, 7b is a gate electrode made of polysilicon, 7c is a drain electrode also made of aluminum, and 7 is a drain electrode made of aluminum.
d is a source region composed of a highly doped N-type layer, 7e
is a channel forming region composed of a P-type layer, 7f
is a drain region composed of a low concentration N-type layer, 7g
is a contact region composed of a highly doped P-type layer, 7
h is a silicon wafer substrate consisting of a highly concentrated N-type layer;
7i is a gate oxide film.
次に第７図はｎチヤンネル横型MOSトランジ
スタとこれに直列接続されたコンデンサとの具体
的な構造を示すもので、同図において８ａはアル
ミニウムで構成されたソース電極、８ｂはポリシ
リコンで構成されたゲート電極、８ｃはアルミニ
ウムで構成されたドレイン電極、８ｄは高濃度Ｎ
型層からなるソース領域、８ｅはＰ型層からなる
ウエル領域、８ｆは高濃度Ｎ型層からなるドレイ
ン領域、８ｇは高濃度Ｐ型層からなるコンタクト
領域、８ｈは二酸化珪素膜８ｉを挾んでアルミ電
極８ａと高濃度Ｎ型層８ｊとを対向配置してなる
コンデンサ、７ｈは前記縦型パワーMOSトラン
ジスタのドレイン領域となるウエハ基板、７ｆは
前記基板上に形成された同じくドレイン領域とな
る低濃度Ｎ型層である。 Next, FIG. 7 shows the specific structure of an n-channel lateral MOS transistor and a capacitor connected in series with it. In the figure, 8a is a source electrode made of aluminum, and 8b is a source electrode made of polysilicon. 8c is a drain electrode made of aluminum, 8d is a high concentration N
8e is a well region made of a P-type layer, 8f is a drain region made of a heavily doped N-type layer, 8g is a contact region made of a heavily doped P-type layer, and 8h is sandwiched between the silicon dioxide film 8i. A capacitor is formed by disposing an aluminum electrode 8a and a high concentration N-type layer 8j facing each other, 7h is a wafer substrate that becomes the drain region of the vertical power MOS transistor, and 7f is a low-condensation layer formed on the substrate that also becomes the drain region. It is a concentration N type layer.
次に第８図はｎチヤンネル横型MOSトランジ
スタとこれに直列接続された抵抗との具体的な構
造の一例を示すもので、同図において９ａはアル
ミニウムで構成されたソース電極、９ｂはポリシ
リコンで構成されたゲート電極、９ｃはアルミニ
ウムで構成されたドレイン電極、９ｄは高濃度Ｎ
型層で構成されたソース領域、９ｅはＰ型層で構
成されたウエル領域、９ｆは高濃度Ｎ型層で構成
されたドレイン領域、９ｇは高濃度Ｐ型層で構成
されたコンタクト領域、９ｈはポリシリコンで構
成された抵抗領域、９ｉは二酸化珪素膜で構成さ
れたフイールド酸化膜、７ｆおよび７ｈについて
は第６図および第７図と同様にｎチヤンネル縦型
MOSトランジスタのドレイン領域である。 Next, FIG. 8 shows an example of a specific structure of an n-channel lateral MOS transistor and a resistor connected in series with it. In the figure, 9a is a source electrode made of aluminum, and 9b is a source electrode made of polysilicon. 9c is a drain electrode made of aluminum, 9d is a high concentration N
9e is a well region made of a P-type layer; 9f is a drain region made of a heavily doped N-type layer; 9g is a contact region made of a heavily doped P-type layer; 9h is a resistance region made of polysilicon, 9i is a field oxide film made of silicon dioxide film, and 7f and 7h are n-channel vertical type as in FIGS. 6 and 7.
This is the drain region of a MOS transistor.
このように、縦型MOSトランジスタ、横型
MOSトランジスタ、コンデンサおよび抵抗を第
６図および第８図に示す如く構成すれば、これら
をパワーMOSトランジスタと同一半導体基板上
に集積形成することができるのである。 In this way, vertical MOS transistor, horizontal MOS transistor
If the MOS transistor, capacitor, and resistor are configured as shown in FIGS. 6 and 8, they can be integrated on the same semiconductor substrate as the power MOS transistor.
なお、前記実施例においては縦型パワートラン
ジスタとしてｎチヤンネルを使用し、かつ保護回
路の各横型トランジスタをｎチヤンネルとした
が、これに替えて縦型パワートランジスタをＰチ
ヤンネル、横型トランジスタをＰチヤンネルとし
ても良いことは勿論である。 In the above embodiment, an n-channel was used as the vertical power transistor, and each horizontal transistor of the protection circuit was an n-channel. However, instead of this, the vertical power transistor may be a P-channel, and the horizontal transistor may be a P-channel. Of course, it is also a good thing.
かくして以上の実施例の説明でも明らかなよう
に、この発明によればスイツチング入力の立ち上
がり後におけるパワーMOSトランジスタのドレ
イン電圧の変化傾向に基づいて負荷のシヨートを
検出し、これによりパワーMOSトランジスタの
破壊を防止することができるとともに、電源とし
て車両用バツテリの出力を負荷に印加したような
場合にも、電源電圧の変動および負荷の性質に拘
わらず確実にパワーMOSトランジスタを保護す
ることが可能となる。 Thus, as is clear from the above description of the embodiments, according to the present invention, a load short is detected based on the change tendency of the drain voltage of the power MOS transistor after the switching input rises, thereby preventing the destruction of the power MOS transistor. In addition, even when the output of a vehicle battery is applied to a load as a power source, it is possible to reliably protect the power MOS transistor regardless of fluctuations in the power supply voltage and the nature of the load. .
第１図は従来の負荷駆動回路の構成を示す回路
図、第２図は負荷正常時と負荷シヨート時とにお
いて第１図の各部の信号状態を示す波形図、第３
図は本発明に拘わる負荷駆動回路の一実施例を示
す回路図、第４図は負荷正常時と負荷シヨート時
における第３図の回路の各部の信号状態を示す波
形図、第５図は大容量ランプ負荷を使用した場合
における高電圧時と低電圧時における保護動作を
示す波形図、第６図はｎチヤンネル縦型パワー
MOSトランジスタの構造を示す断面図、第７図
はｎチヤンネル横型MOSトランジスタとこれに
直列接続されたコンデンサとの具体的な構造の一
例を示す断面図、第８図はｎチヤンネル横型
MOSトランジスタとこれに直列接続された抵抗
との具体的な構造の一例を示す断面図である。
１……パワーMOSトランジスタ、２……負荷、
３……抵抗、４……遅延回路、５……積分回路、
６……ゲート地絡用素子。
Figure 1 is a circuit diagram showing the configuration of a conventional load drive circuit, Figure 2 is a waveform diagram showing the signal states of each part in Figure 1 when the load is normal and when the load is shot.
The figure is a circuit diagram showing an embodiment of the load driving circuit according to the present invention, Figure 4 is a waveform diagram showing the signal states of each part of the circuit in Figure 3 when the load is normal and when the load is shot, and Figure 5 is a waveform diagram showing the signal state of each part of the circuit in Figure 3. Waveform diagram showing protective operation at high voltage and low voltage when using a capacitive lamp load. Figure 6 shows n-channel vertical power.
A cross-sectional view showing the structure of a MOS transistor. Fig. 7 is a cross-sectional view showing an example of a specific structure of an n-channel lateral MOS transistor and a capacitor connected in series with it. Fig. 8 is an n-channel lateral MOS transistor.
FIG. 2 is a cross-sectional view showing an example of a specific structure of a MOS transistor and a resistor connected in series with the MOS transistor. 1...Power MOS transistor, 2...Load,
3...Resistor, 4...Delay circuit, 5...Integrator circuit,
6... Gate ground fault element.
Claims (1)
ランジスタと； スイツチング信号が供給される入力端子と前記
パワーMOSトランジスタのゲートとの間に直列
介挿された抵抗と； 前記スイツチング信号を一定時間だけ遅延させ
て出力する遅延回路と； 前記遅延後のスイツチング信号のオン期間の開
始と同時に前記パワーMOSトランジスタのドレ
イン電圧を積分開始し、かつオン期間の終了とと
もにリセツトされる積分回路と； 前記パワーMOSトランジスタのゲートとアー
スとの間に介挿され、かつ前記積分回路の出力電
圧が所定のしきい値電圧を越えると導通するゲー
ト地絡用素子とを具備することを特徴とする負荷
駆動回路。[Claims] 1. A power MOS transistor that drives a load with a common source; a resistor inserted in series between an input terminal to which a switching signal is supplied and the gate of the power MOS transistor; a delay circuit that delays the output by a certain period of time; an integrating circuit that starts integrating the drain voltage of the power MOS transistor at the same time as the on-period of the delayed switching signal starts, and is reset at the end of the on-period; A load characterized by comprising a gate grounding element that is inserted between the gate of the power MOS transistor and ground, and that becomes conductive when the output voltage of the integrating circuit exceeds a predetermined threshold voltage. drive circuit.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209987A JPS59100618A (en) | 1982-11-30 | 1982-11-30 | Load driving circuit |
| DE8383110101T DE3366617D1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| EP83110101A EP0107137B1 (en) | 1982-10-12 | 1983-10-10 | A semiconductor switching circuit with an overcurrent protection |
| US06/540,666 US4551779A (en) | 1982-10-12 | 1983-10-11 | Semiconductor switching circuit with an overcurrent protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209987A JPS59100618A (en) | 1982-11-30 | 1982-11-30 | Load driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100618A JPS59100618A (en) | 1984-06-09 |
| JPH0151092B2 true JPH0151092B2 (en) | 1989-11-01 |
Family
ID=16581980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209987A Granted JPS59100618A (en) | 1982-10-12 | 1982-11-30 | Load driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100618A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817534B2 (en) * | 1986-03-26 | 1996-02-21 | 株式会社日立製作所 | Load drive circuit with protection circuit |
| JP4658770B2 (en) * | 2005-10-20 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
-
1982
- 1982-11-30 JP JP57209987A patent/JPS59100618A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59100618A (en) | 1984-06-09 |
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