JPH01502624A - 高速度低ピンカウントバスインターフェイス - Google Patents
高速度低ピンカウントバスインターフェイスInfo
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- JPH01502624A JPH01502624A JP63503787A JP50378788A JPH01502624A JP H01502624 A JPH01502624 A JP H01502624A JP 63503787 A JP63503787 A JP 63503787A JP 50378788 A JP50378788 A JP 50378788A JP H01502624 A JPH01502624 A JP H01502624A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
高速度低ピンカウントバスインターフェイス!廊と11
本発明は、一般的に、コンピュータデータバスの分野に関し、特に、二方向通信
を許す高速度バスに間するものである。
たいていのバスにおいては、特に、並列フォーマットにおけるデータを転送する
ために多重のラインを含むバスにおいては、バスのデータが有効である時間の窓
がある。同期バスにおいては、周期的に繰り返すサイクルがこのようなバスのタ
イミングのための基礎を構成しており、これらのサイクルの各々において、窓は
、通常、バスサイクル当り一回アクティブとなる別々の信号によって定められる
。窓の間の時間中、バスのデータは、新しいレベルまで変化することが許され、
無効であると考えられる。
一般に、バスにおけるデータ通信は、バスへデータを入れるバスドライバ及びバ
スからのデータを記憶する記憶装置を使用する。バスドライバは、一般的には、
2つの型のうちの1つの型でありうる。1つの型は、1つのレベル、例えば、ア
ース電位へパスラインを駆動させることができるだけで、その他のバスレベルを
確立するためにはプルアップ又はブリチャージング装置を必要としている。他方
の型は、パスラインを両方のレベルへアクティブに駆動し、ブリチャーシンゲス
はプルアップ装置を必要としていない、バスドライバを制御する駆動信号が一方
の状態にある時、その駆動信号は、バスドライバを可能化し、バスドライバの入
力端子の入力データに対応するレベル(同じ又は反転された)へバスをバスドラ
イバが駆動するようにさせる。駆動信号が他方の状態にあるときには、その駆動
信号は、バスドライバを不能化し、バスドライバがバスを駆動するのを停止させ
る。バスドライバの可能化にすぐ統いて、バスのデータがなおも変化している間
は、データは、無効であると考えられる。各特定のドライバ技術およびインター
フェイス特性の場合、このデータ無効時間は、バス長さ、バスドライバ伝播遅延
等の条件に依存しているので、相対的に固定されている。
バス周波数が増大するにつれて、バスのサイクル時間は減少し、バスドライバ可
能化時間もそれに応じて減少する。従って、データが有効であるバスドライバ可
能化時間の量も減少する。
記憶装置は、ラッチ信号の作動に応答して、目下バスにあるデータを記憶する。
ラッチ信号は、データがバスにてなおも有効である間、その記憶装置がデータを
記憶するようにタイミングをとられていなければならず、通常の仕方によれば、
バスドライバがなおも可能化されている間、記憶装置がデータを記憶するように
ラッチ信号のタイミングがとられる。こうして、通常の駆動信号は、ラッチ信号
が作動された後ある保持時間の間、バスを駆動し続ける。集積回路チップの間の
バスを駆動するための通常の方法によれば、バスが駆動されていないときにバス
の電圧レベルが定まらないことがあるので、バスドライバを不能化する前に、ラ
ッチが作動される。そして、このような時間中、記憶装置は、バスドライバから
バスを介して転送されようとするデータを実際には記憶しないことがある。
保持時間を得るためにバスドライバ及びラッチ信号を発生するには、2つの別々
のクロック信号が必要とされる。そのうちの1つのクロック信号は、ラッチ信号
のためのものであり、もう1つのクロック信号は、ラッチ信号を越えて延長する
駆動信号のためのものである。しかしながら、これらの2つのクロック信号は、
パスラインにおける単方向通信の場合にのみ充分なだけである。同じパスライン
にて完全な二方向通信を行なうためには、4つのクロック信号(各方向に対して
2つの信号)と共に2つの記憶装置I/ババスライバ対が必要とされる。
その上、バスにおける一方の方向の通信に使用される駆動信号は、各方向におけ
る通信に使用されるバスドライバが同時にバスを駆動しないように、他方の方向
における通信に使用される駆動信号と重なってはならない、もし、それらが、例
えば、クロックスキューのためにわずかの時間の間でも同時にバスを駆動する場
合には、ドライバ及びパスラインは、電流スパイクを受けて、第2の駆動信号に
よって転送きれるデータの利用可能時間が遅延されてしまう。
二方向通信のための多重クロックの発生は、もしその通信を全システムクロック
と同期せねばならない場合には、さらに複雑なものとされる0例えば、バスの各
素子の1つに結合されるそれ自身のバスタイミングを有するシステムバスがあっ
たとすれば、二方向通信に必要な4つのクロック信号は、二にシステムバスのタ
イミングと同期されねばならないであろう、このような同期化は、いくつかの理
由のために困難である場合がある。第1に、システムバスに使用されるクロック
のサイクル時間が小さくて、二方向通信のための必要条件に適合した4つの異な
るクロック信号を得るためにクロックサイクルをさらに分割することが実際にで
きない場合がある。その上、これらのクロック信号を得ることができたとしても
、それらのパルス中は、各素子のロジック回路が信頼性よくそれらに応答しえな
いほどに狭くなる場合がありうる。
1つの設計的方法としては、各方向における通信に対して1つずつ2つの単方向
性バスを使用することによって4つの別々のクロック信号の必要性を除去するこ
とが考えられる。しかしながら、他の単方向性バスのために別のラインのセット
を付加することは、それらのラインのために専用されるパスラインの数及び面積
が倍となってしまう、更に、このようなバスの使用により、そのバスに結合する
構成部分のビンの数が倍となってしまう、従って、例えば、2つの単方向性バス
を使用して並列にデータの64ビツトを転送するために、単一の二方向性バスに
比較して、インターフェイス当り64のビンが余分に必要とされる。
これらのすべての欠点のなかでも、ビンカウントが増大することが最も重大であ
る。必要とされるビンの数が単一集積チップに指示されうる数を越えるならば、
多重チップをその回路のために使用せねばならない。このようなことは、一般的
には、回路は多重チップの間に分割されるときにより遅い動作となってしまうの
で、不利である。従って、高速度回路を設計するには、しばしば、チップ境界の
間に亘って機能を分割するのを避けるために必要とされるビン数を最少とする技
術を開発することが必要である。ピンカウントは、また、プリント回路板のそれ
らのビンのためのスペースは限られているので、回路設計上の利的要素でもある
。
従って、本発明の目的は、高速度バス転送に必要とされるクロック信号の数を最
少とすることである。
本発明の別の目的は、ドライバんの重なりなしに、高速度二方向バス転送を行な
うことである。
本発明の更に別の目的は、システムバスペインターフェイスするのに必要とされ
るビンの数を最少とすることである。
本発明のその他の目的及び効果は、一部は次の記載にて説明されており、一部は
その記載から明らかであり、又、本発明の実施によって分りうることである0本
発明のこれらの目的及び効果は、本明細書の請求の範囲に特に限定されている構
成及び組み合せによって実現され得られるものである。
ニー且ユ皇l且
本発明は、バスドライバがバスを駆動するのをやめた後、バスにデータレベルを
維持するのにバスの固有の容量を使用しつるようにバスに結合された高インピー
ダンスインターフエイを克服するものである。こうすることにより、バスドライ
バは、そのバスの記憶素子を同じ信号によって駆動されて、2つの重なり合わな
いクロックにて高速度二方向通信を行なうことができる。
これらの目的を達成するため、本発明によれば、ここに説明する実施例の如く、
バスの各ラインに固有の電気容量を有する多重ライン並列信号転送バスを用いて
集積回路境界を横切って結合するためのインターフェイス装置が与えられ、その
バスは、データを表わす電圧レベルを、所定の時間期間に亘ってパスラインに維
持することによって、順次データを伝搬する1本発明のインターフェイス装置は
、バスの異なるラインにそれぞれ対応し且つ対応するパスラインを1つ又は2つ
の異なる電圧レベルへ駆動することができる複数のバスドライバと、バスの異な
るラインにそれぞれ対応する複数のラッチと、信号発生手段とを備えている。バ
スドライバの各々は、バスの対応するラインへ伝送される入力データを保持する
入力端子と、バスの対応するラインに結合されるバスインターフェイス端子と、
駆動信号を受けるための可能化端子とを含んでいる。その駆動信号は、第1の状
態にあるときには、バスドライバが入力データに従って対応するパスラインを一
方のレベルへ駆動するようにし、第2の状態にあるときには、バスドライバが対
応するパスラインを駆動するのをやめるようにし、そのバスインターフェイス端
子に高電気インピーダンスを与えるようにするものである。
ラッチの各々は、バスの対応するラインに結合される入力端子を含んでおり、そ
のラッチは、その入力端子に高い電気インピーダンス−を与えており、ラッチの
各々は、更に、制御信号を受けるための制御端子を含んでいる。その制御信号は
、これが作動されるときに、対応するパスラインの電圧レベルを表わすデータを
ラッチに記憶させるようにするものである。信号発生手段は、複数のラッチ及び
複数のバスドライバに結合され、バスドライバの入力端子の入力データをバスを
通してラッチへ転送するため駆動及び制御信号を発生する。信号発生手段は、制
御信号が作動されると実質的に同時に駆動信号を第1の状態から第2の状態にス
イッチングするための第1の手段を含んでいる。
本発明の結果として、パスラインの固有容量と組み合わさってバスドライバ及び
ラッチによって与えられる高電気インピーダンスにより、バスドライバがバスの
駆動を停止した後充分に長い時間期間に亘って入力データに対応する電圧レベル
にパスラインが維持され、従って、バスドライバがパスラインを駆動するのをや
めた後で制御信号が作動されるとしてもラッチが正しくその入力レベルを記憶し
ているようにされる。
本明細書に組み込まれその一部を構成している添付図面は、本発明の実施例を示
しており、本明細書の説明と一緒になって、本発明の詳細な説明している。
■ の ゛ な
第1図は、本発明を使用したシステムバスを含むデータ処理システムのブロック
線図、
第2図は、第1図のデータ処理システムにおけるノードのブロック線図、
第3図は、第1図のデータ処理システムに使用されるタイミング信号を示すタイ
ミング図、
第4図は、第2図のノードにおけるデータインターフェイスのブロック線図、
第5図は、第1図のデータ処理システムにおけるアービタのブロック線図、
第6図は、第2図におけるデータインターフェイス及び第2図におけるノードバ
スのためのインターフェイス回路の詳細ブロック線図、
第7は、第2図に示したブロックデコーダ63の部分のブロック線図、
第8図は、CMO3出力回路を示す図、第9図は、CMO3入力回路を示す図、
第10図は、第2図に示したノードバス67のためのタイミング信号を示す図で
ある。
■ い の 21
次に、添付図面に一例を示す本発明の好ましい実施例について詳細に説明する。
A、システム全体の説明
第1図は、本発明によるデータ処理システム20の一例を示している。システム
20の中心部はシステムバス25であり、これは、多数のプロセッサと、メモリ
サブシステムと、I10システムとの間で通信を行なうことのできる同期バスで
ある。
システムバス25を介しての通信は、周期的なバスサイクルを用いて同期的に行
なわれる。システムバス25に対する典型的なバスサイクルタイムは、64nS
である。
第1図において、システムバス25は、2つのプロセッサ31及び35と、メモ
リ39と、1つのI10インターフェイス41と、1つのI10ユニット51と
に接続される。110ユニツト53は、I10バス45及びI10ユニットイン
ターフェイス41によりシステムバス25に接続される。
データ処理システム20の好ましい実施例では、中央アービタ(仲裁回路)28
もシステムバス25に接続されている。
アービタ28は、幾つかのタイミング及びバス仲裁信号をシステムバス25上の
他の装置へ直接供給し、ある信号をこれらの装置とで共有する。
第1図に示されたものは、現在好ましいと考えられるものであり、必ずしも本発
明をこれに限定するものではない0例えば、I10ユニット53はシステムバス
25に直接接続することができるし、アービタ28は、本発明について述べるよ
うに動作しなくてもよい。
本発明を説明する上で使用する用語として、プロセッサ31及び33、メモリ3
9、I10インターフェイス41.及びI10装置51は、全てrノード」と称
する。rノード」とは、システムバス25に接続されるハードウェア装置と定義
する。
本発明を説明するのに用いる用語によれば、「信号」又は「ライン」は、物理的
な配線の名称を指すものとして交換可能に用いられる。「データ」又はrレベル
」という用語は、信号又はラインがとることのできる値を指すものとして用いら
れる。
ノードは、システムバス25を介して他のノードとの転送を実行する。r転送」
は、共通の送信器及び共通のアービタを分担する1つ以上の連続サイクルである
0例えば、あるノードがシステムバス25上の別のノードが゛ら情報を得るため
に開始する読み取り動作においては、第1のノードがら第2のノードヘコマンド
を転送した後に、ある程度の時間が経ってから、第2のノードから第1のノード
へ1つ以上の戻りデータを転送することが必要である。
「トランザクション」は、システムバス25において実行される完全な論理的タ
スクとして定められ、2つ以上の転送を含むことができる0例えば、コマンド転
送に続いて1つ以上の戻りデータ転送を行なう統み取り動作は1つのトランザク
ションである。システムバス25の好ましい実施例では、許容できるトランザク
ションが種々のデータ長さの転送をサポートし、これは、読み取り、書き込み(
マスクされた)、インターロック読み取り、ロック解除書き込み及び割り込み動
作を含む、インターロック読み取りと、通常の即ち非インターロック読み取りと
の相違は、特定位置に対するインターロック読み取りの場合にその位置に記憶さ
れた情報を検索しそしてその後のインターロック読み取りコマンドによってアク
セスをその記憶された情報に制限することである。アクセスの制限は、ロック機
構をセットする二iによって行なわれる。その後のロック解除書き込みコマンド
は、その指定の位置に情報を記憶し、そしてその位置においてロック機構をリセ
ットすることによりその記憶された情報へのアクセスを復帰する。従って、イン
ターロック読み取り/ロック解除書き込み動作は、ある種の読み取り一変更−書
き込み動作である。
システムバス25は「保留された」バスであるから、他のノードが応答を待機し
て浪費してしまうバスサイクルを使用できるようにすることにより、バスリソー
スを効率良く使用するよう促す、保留されたバスにおいては、1つのノードがト
ランザクションを開始した後に、そのトランザクションが完了する前に他のノー
ドがバスにアクセスすることができる。従って、そのトランザクションを開始す
るノードは、全トランザクション時間中バスを束縛するのではない、これに対し
、非保留バスの場合には、全トランザクション中バスが拘束される0例えば、シ
ステムバス25においては、ノードが読み取りトランザクションを開始しそして
コマンドの転送を行なった後に、そのコマンド転送が向けられるノードは、その
要求されたデータを直ちに返送することができない。従って、コマンド転送と、
読み取りトランザクションの戻りデータ転送との間にバス25のサイクルを使用
することができる。システムバス25は他のノードがこれらのサイクルを使用で
きるようにする。
システムバス25を使用する場合に、各ノードは、情報の転送を行なうために異
なった役割を果たすことができる。これらの役割の1つが「コマンダ」であり、
これは現在処理中のトランザクションを開始したノードとして定義される0例え
ば、書き込み又は読み取り動作においては、コマンダは、書き込み又は読み取り
動作を要求したノードであり、これは、必ずしもデータを送信もしくは受信する
ノードでなくてもよい、システムバス25の好ましいプロトコルにおいては、ノ
ードは、たとえ別のノードがトランザクションのあるサイクル中にシステムバス
25の所有権をもったとしても全トランザクションを通じてコマンダとして保持
される0例えば、あるノードは、読み取りトランザクションのコマンド転送に応
答してデータ転送中にシステムバス25の制御権をもつが、このノードはバスの
コマンダとはならない、むしろ、このノードは「レスポンダ」と称する。
レスポンダはコマンダに応答する0例えば、コマンダがノ−ドAからノードBに
データを書き込むための書き込み動作を開始した場合には、ノードBがレスポン
ダとなる。更に、データ処理システム2oにおいては、ノードが同時にコマンダ
及びレスポンダとなることがある。
送信器及び受信器は、個々の転送中にノードがとる役割を果たす、[送信器」は
、転送中にシステムバス25に出される情報のソースであるノードとして定義さ
れる。「受信器」は、送信器の相補的なものであり、転送中にシステムバス25
に出された情報を受信するノードとして定義される0例えば、読み取りトランザ
クション中に、コマンダは、最初、コマンドの転送中に送信器となりそして戻り
データの転送中に受信器となる。
システムバス25に接続されたノードがシステムバス25上で送信器になろうと
する場合には、そのノードが中央のアービタ28とその特定ノードとの間に接続
された2本の要求ライボンダ要求)の一方を肯定する。一般に、ノードは、その
CMD REQラインを用いてコマンダとなることを要求しそしてシステムバス
25を介してトランザクションを開始し、モしてノードは、そのRES REQ
ラインを用いてレスポンダとなってデータ又はメツセージをコマンダへ返送する
。一般に、中央アービタ28は、どのノードがバスへのアクセスを要求している
か(即ち、どの要求ラインが肯定されたが)を検出する。
次いで、アービタは、肯定された要求ラインの1つに応答して、優先順位アルゴ
リズムに基づいてバス25への対応するノードアクセスを許可する。好ましい実
施例では、アービタ28は、特表平1−502624 (7)
2つの独立した円形の待ち行列を維持し、即ち、その一方の待ち行列はコマンダ
要求に対するものでありそしてもう一方はレスポンダ要求に対するものである。
好ましくは、レスポンダ要求はコマンダ要求よりも優先順位が高く、コマンダ要
求の前に処理される。
コマンダ要求ライン及びレスポンダ要求ラインは仲裁信号であると考えられる。
第1図に示すように、仲裁信号は、中央アービタ28から各ノードへ送られるポ
イント−ポイントの条件に応じた許可信号と、マルチパスサイクル転送を実行す
るシステムバス拡張信号と、例えば、メモリのようなノードがシステムバス上の
トラヒックを瞬間的に維持できなくなったときに。
新たなバストランザクションの′開始を制御するシステムバス抑制信号とを含む
。
システムバス25を構成することのできる他の形式の信号は、情報転送信号、応
答信号、制御信号、コンソール/フロントパネル信号、及び幾つかの種々の信号
を含む、情報転送信号は、データ信号、現在サイクル中にシステムバスで行なわ
れるファンクションを表わすファンクション信号、コマンダを識別する識別子信
号、及びパリティ信号を含む、応答信号は、一般に、データ転送の状態を送信器
に通知するための受信器からの確認信号を含む。
制御信号は、クロック信号と、低いライン電圧又は低いDC電圧を示す信号のよ
うな警報信号と、初期化中に使用されるリセット信号と、ノード欠陥信号と、バ
スのフィトリングサインソール/フロントパネル信号は、直列データをシステム
コンソールに送信したりそこから受信したりするための信号と、始動時にブート
プロセッサの特性を制御するためのプート信号と、システムバス25上のプロセ
ッサの消去可能なFROMを変更できるようにする信号と、フロントパネルのR
UN LIGHTを制御する信号と、あるノードのクロック論理回路にバッテリ
電力を供給する信号とを含む、その他の信号としては、スペア信号に加えて、各
ノードがその識別コードを定めることができるようにする識別信号を含む。
第2図は、システムバス25に接続されたノード6oの一例を示している。ノー
ド6oは、プロセッサであってもよいし、メモリであってもよいし、I10ユニ
ットであってもよいし、I10インターフェイスであってもよい、第2図に示す
例では、ノード60は、ノードに特定の論理回路65と、ノードバス67と、デ
ータインターフェイス61及びクロックデコーダ63を含むシステムバスインタ
ーフェイス64とを備えている。データインターフェイス61.クロックデコー
ダ63及びノードバス67は、システムバス2゛5に接続されたノードのための
標準的な要素であるのが好ましい、ノードに特定の論理回路65は、システムバ
スインターフェイス64とは異なった集積回路を用いており、好ましくは、ノー
ドの特定の機能を実行するようにユーザによって指定された回路に加えて、ノー
ドバス67にインターフェイスする標準的な回路を含んでいる。一般に、データ
インターフェイス61は、ノード60とシステムバス25との間の主たる論理的
及び電気的なインターフェイスであり、クロックデコーダ63は中央で発生され
るクロック信号に基づいてノード60ヘタイミング信号を供給し、ノードバス6
7はデータインターフェイス61とノードに特定の論理回路65との間の高速イ
ンターフェイスをなす。
第2図に示されたノード60及びシステムバスインターフェイス64の好ましい
実施例では、クロックデコーダ63は、システムバス25を経て送られるべき信
号を形成するための制御回路を含んでおり、中央アービタ28から受け取ったク
ロック信号を処理して、ノードに特定な論理回路65及びデータインターフェイ
ス61のためのタイミング信号を得るようにする。
クロックデコーダ63によって得られたタイミング信号は中央で発生されたクロ
ック信号を用いているので、ノード6oは、システムバス25と同期して作動す
る。
第3図は、1つのバスサイクル、クロックデコーダ63によって受け取ったクロ
ック信号、及びクロックデコーダ63によって発生される幾つかのタイミング信
号を示すタイミング図である。クロックデコーダ63によって受け取られるクロ
ック信号は、第3図に示すように、Time H信号、TimeL信号及びPh
ase信号を含む、Time H及びTimeLは、基本的なりロック信号の逆
数であり、そしてPhase信号は、基本的なりロック信号を3で分割すること
によって得られる。クロックデコーダ63によって発生されたタイミング信号は
、C12、C23、C34、C45、C56及びC61を含み、これらは全て第
3図に示されている。データインターフェイス61によって要求されバスサイク
ル当たり一度生じるこれらのタイミング信号は、データインターフェイス61に
送られ、そしてデータインターフェイス61に送られたタイミング信号と等価な
ものを含む1組のタイミング信号がバッファされて、ノードに特定の論理回路6
5に送られる。バッファ動作の目的は、ノードに特定の論理回路65がタイミン
グ信号を不適切にロードすることによってシステムバスインターフェイス64の
動作に悪影響を及ぼさないようにすることである。クロック63は、クロック信
号を使用して、各バスサイクルごとに6つのサブサイクルを形成し、そしてこれ
らのサブサイクルを使用して、6つのタイミング信号CxYを形成する。但し、
X及びYは、1つのタイミング信号を形成するように合成される2つの隣接する
サブサイクルを表わしている。
システムバスの各ノードは、そのクロックデコーダ63によって発生されたそれ
自身の対応する1組のタイミング信号を有している0通常、対応する信号は、シ
ステム全体を通じて各ノードごとに全く同じ時間に生じるが、クロックデコーダ
63と多数のノードの他の回路との間の変動により対応する信号間にタイミング
変動を招く、これらのタイミング変動は、一般に「クロックスキュー」として知
られている。
第4図は、データインターフェイス61の好ましい実施例を示している。データ
インターフェイス61は、ノードバス67の各ラインとシステムバス25の各ラ
インとの間に両方向性の高速インターフェイスを与えるための一時的な記憶回路
及びバス駆動回路の両方を含んでいる。第4図に示すように、データインターフ
ェイス61は、ノードバス67からシステムバス25への通信路を形成するため
に記憶要素70及び72とシステムバスドライバ74とを備えているのが好まし
い、又、データインターフェイス61は、システムバス25からノードバス67
への通信路を形成するために記憶要素80及びノードバスドライバ82も備えて
いる。データインターフェイス61の説明で用いたように、「記憶要素」という
用語は、一般に、透過ラッチやマスター/スレーブ記憶要素のような双安定性の
記憶装置を指すものであって、特定の手段を指すものではない、当業者であれば
、どの形式の記憶要素が適当であるか明らかであろう。
第4図に示すように、記憶要素70は、その入力がノードバス67からデータを
受け取るように接続されそしてその出力が記憶要素72の入力に接続される。記
憶要素72の出力は、システムバスドライバ74の入力に接続され、そしてその
出力はシステムバス25に接続される。記憶要素70及び72は、クロックデコ
ーダ63によって発生されたタイミング信号から導出されるノードバス制御信号
76及び78によって各々制御される。記憶要素70及び72は、ノードバス6
7からシステムバス25ヘデータをパイプライン動作するための2段の一時的な
記憶手段を形成する0種々の個数の記憶段を使用することもできる。
システムバスドライバ74は、システムバスドライバイネーブル信号79によっ
て制御される。システムバスドライバイネーブル信号79の状態により、システ
ムバスドライバ74のシステムバス25に転送するか、又はその出力からデカッ
プルされる。システムバスドライブイネーブル信号79がシステムバスドライバ
74の入力と出力をデカップルするときには、システムバスドライバ74がシス
テムバス25に高インピーダンスを与える。又、システムバスドライブイネーブ
ル79は、システムバス25から受け取ったクロック信号と、ノードに特定の論
理回路65から受け取った制御信号とに基づいてクロックデコーダ63によって
発生される。
記憶要素80は、その入力端子がシステムバス25に接続されそしてその出力端
子がノードバスドライバ82の入力に接続される。ノードバスドライバ82の出
力はノードバス67に接続されて戻される。好ましくは、透過ラッチである記憶
要素80は、クロックデコーダ63によって発生されたタイミング信号から導出
されるシステムバス制御信号85によって制御される。ノードバスドライブ信号
87は、システムバスドライブ信号79がシステムバスドライバ74を制御する
のと同様にノードバスドライバ82を制御する。従って、ノードバスドライバ信
号87に応答して、ノードバスドライバ82はその入力をその出力に接続するか
その入力をその出力からデカップルし。
ノードバス67に高インピーダンスを与える。
システムバス25を経ていかにデータが転送されるかを説明するために、システ
ムバスドライブイネーブル信号79と制御信号85との間の関係を理解すること
が重要である。ここに示す実施例では、この関係が第3図に示されている。シス
テムバスドライブイネーブル信号79は、通常、バスサイクルの始めから終りま
で導出される。新たなデータは、バスサイクルにおいてドライバ伝播及びバス安
定時間が経過した後のある時間にシステムバス25から受け取られるようになる
。好ましい実施例においては、記憶要素80は透過ラッチである。制御信号85
は、クロックC45と論理的に透過である。バスのタイミングは、制御信号85
が否定される君子前にシステムバス25のデータが受け取られるように確保する
。記憶要素80は、制御信号85を否定する前の少なくとも設定時間に安定して
いて且つ制御信号85を否定した後の保持時間中安定したまシであるバスデータ
を記憶する。
ノードバス67は、ノードに特定の論理回路65とシステムバス25との間でデ
ータインターフェイス61により両方向性のデータ転送を行なうことのできる非
常に高速度のデータバスであるのが好ましい、第2図に示されたノード60の好
ましい実施例では、ノードバス67は、システムバスインターフェイス64とノ
ードに特定の論理回路65との間の点7点接続を形成する相互接続手段である。
然し乍ら、本発明によれば、このような点7点相互接続は必要とされない。
第5図は、システムバス25に接続された中央アービタ28の好ましい実施例を
示している。中央アービタ28は、システムバス25のためのクロック信号を発
生すると共に、システムバス25上のノードに対するバスの所有者関係を許可す
る。
中央アービタ28は、仲裁回路・90と、クロック回路95と、発振器97とを
備えているのが好ましい0発振器97は、基本的なりロック信号を発生する。′
クロック95は、仲裁回路71のタイミング信号と、システムバス25上でタイ
ミングをとるための基本的なTime H%Time L及びPhaseクロッ
ク信号とを発生する。仲裁回路71は、コマンダ及びレスポンダの要求信号を受
け取り、システムバス25にアクセスしようとしているノード間の競合の仲裁を
果たし、そしてコマンダ及びレスポンダの要求に対する上記待ち行列を維持する
。又、仲裁回路71は、幾つかの制御信号をクロック95へ供給する。
B、バス ン −フェイス回
第2図及び第4図に示すように、ノード6oにおいては、各データインターフェ
イス61は、単一ビン端子によってシステムバス25の対応するラインに結合さ
れている。その接続は、直接的であってよいが、好ましくは、本発明の理解に適
切でない理由のために、抵抗を介して行なわれるのがよい。発明の詳細な説明し
た理由のため、各データインターフェイス61は、また、システムバス25のラ
インに対応するノードバス67のラインに対してノードバス67の対応ラインに
単一ビン端子によって結合されるのが望ましい、単一ビン端子を使用することに
よって、ノードバス67は、2つの並列バスの代りに、単一の二方向バスであっ
てよく、これにより、必要とされるビン又は端子の数は最少とされる。更に、ノ
ードバス67に接続された回路は、2つの並列バスへのインターフェイスをする
のに必要とする増大ビンカウントを満足するだけでよく、いくつかの集積回路チ
ップの間に分割する必要はない。
その上、発明の詳細な説明したり理由のために、単一ビン端子対単一ビン端子、
二方向転送コンプレックスを達成するための回路構成は、ノード60によって与
えられるシステムバス25のデータを含むシステムバス25からのデータ又はメ
ツセージのすべてのコピーをノードバス67に入れたい場合には複雑なものとさ
れる。このようにすることにより、ノード特定ロジック65がシステムバス25
のすべてのデータ又はメツセージを見つるようにされ、システムバス25の管理
がなされる。
ノード特定ロジック65に対してシステムバス25のすべてのデータ又はメツセ
ージを利用しつるようにすることによって、ノード60は、データ処理システム
20のどのリソースが使用されているか、そして、システムバス25を使用する
ために特定の自己管理技術を実施するのにこれらのプロセスが誰によって使用さ
れているかの既知情報を使用することができる。
また、システムバス25の各ラインに対して単一ビン端子を通してのデータイン
ターフェイス61とシステムバス25との間に二方向性通信を与えることにより
、ノード特定ロジック65は、システムバス25へのそれ自身のメツセージを監
視して受信しつるようにされる。このような接続により、また、ノード特定ロジ
ック65は、システムバス25を介してそれ自身へメツセージを送りつるように
され、他のノードがこれらのトランザクションを監視しつるようにする。
システムバス25がユーザバス67をサイクル毎に見ることができるようにする
もう1つ別の利点は、カツシュコヒレンシーを維持することである。このような
使用に関して、もし、ノードがシステムバス25を通してアクセスしつるメモリ
ロケーションの内容を変更するならば、その他のノードは、このようなアクセス
を監視して、それら自身のカッシュがこれらのメモリロケーションのコピーを含
むかどうかを決定することができる。
システムバス25の各サイクル中車−ビン端子接続並びに二方向転送能力を与え
るためには、ノードバス67は、発明の背景において説明したように、システム
バス25の2倍の速度で作動しなければならない、従って、ノードバス67は、
システムバス25より短い転送時間を有さねばならない。
本発明の好ましい実施例では、システムバス25に対して65+1秒サイクル時
間を有しており、例えば、0M03回路からなるシステムバスインターフェイス
64の場合には、回路条件のため6つのサブサイクルしか利用できない、2つの
サブサイクルをそれぞれカバーしている6つのタイミング信号C12、C23,
C34,C45,C56及びC61は、ノードバス67のタイミングのために構
成されている。
2対のクロック信号を必要とする二方向バス転送の従来方法では、これらの信号
を形成するに必要なタイミングは、第3図のタイミング信号又はその6つのサブ
サイクルに基づくその他の信号を使用して実施するのが難しい、実際に、そのよ
うな実施は、第3図に示したタイミング信号より長い特殊なタイミング信号(例
えば、C123の如き3サブサイクル長信号)をドライバに対して発生するか、
又は、これらのタイミング信号より短いラッチ制御信号(例えば、C1又はC2
の如き単一サブサイクル信号)を発生することによってしか可能でないであろう
、そのうちの第1の場合には、2つの異なるドライバが同時にバスを駆動する可
能性が高い、何故ならば、長い方のクロック信号(例えば、C123及びC45
6)がドライバを制御するのに使用される必要があり、クロックスキューにより
、これらの信号が重なってバスを同時に駆動してしまうようにさせられることが
ありうるからである。前述の第2の場合には、短い方の信号が充分に長くなくて
、ロジック回路によって有効に使用されえないことがあったり、ラッチの作動前
にデータがドライバからラッチへ伝送されえないことがありうる。従って、従来
のバス駆動方法では、タイミング信号は、8つのサブサイクルのうちの最小のも
のから得られつるものである必要がある。
こうすることにより、1つのサブサイクルによって分離された2つの3サブサイ
クルドライバ信号が重なり合わないようにされ、ラッチ制御信号が3サブサイク
ル駆動信号のうちの最初の2つに対して接続しつる。
本発明は、サブサイクルの数が限定されていて且つその他の回路上の制約がある
とき、集積チップ境界を横切るデータ転送の問題について以前には開発されてい
なかったパスラインの現象を使用することによって、二方向データ転送の諸問題
を避けている。ノードバス67のラインの各々は、代表的には5〜10ピコフア
ラツドの固有容量を有する0本発明者は、バスがバスドライバによっである特定
のレベルへもはやアクティブに駆動されなくなった後でも適切な電圧レベルをパ
スラインに維持するためにその固有の容量を使用できることに気づいた。そのパ
スライン固有容量に電荷を貯えるために、その容量の放電路のインピーダンスを
高くしなければならない、一般に、バスのための放電路は、そのバスに接続され
たドライバ出力及び記憶素子を通るものである0本発明者は、高入力及び出力イ
ンピーダンスを有する装置、特に、パスラインに数ピコファラッドの容量を付加
するCMOS装置を使用することによって、駆動信号がバスドライバから除去さ
れた後でもバスに入れられたデータが有効である時間を延長するのにパスライン
の固有の容量を使用できることに気づいた。
本発明のインターフェイス装置は、バスの異なるラインにそれぞれ対応する複数
のバスドライバを備えている。ドライバの各々は、対応するパスラインを2つの
電圧レベルのどちらにも駆動できる。第6図は、ノード特定ロジック65及びデ
ータインターフェイス61の回路に接続されたバス67の一つのラインの例を示
している。既に説明したバスドライバ82は、バス67のそのラインに結合され
ているように示されている。バスドライバ82は、記憶素子80からノードバス
67のラインへ伝送される入力データを保持するための入力端子9oと、ノード
バス67のラインに実際に結合されるバスインターフェイス端子92とを含む、
バスドライバ82は、また、第4図においてDRIVE87と称され第6図にて
特にC61として示された2状態駆動信号を受ける可能化端子94を有する。
第3図は、信号C61のタイミングを示している。C61が高であるとき(レベ
ルの指定は約束であり要件ではない)、出力端子92は、入力データに従ってノ
ードバス67の対応するラインをそれらレベルの一方へ駆動する。信号C61が
低であるとき、バスドライバ82は、パスラインを駆動するのをやめ、ノードバ
ス67のラインへ高インピーダンスを与える。
本発明のインターフェイス装置は、また、バスの異なるラインに対応する複数の
ラッチを含む、第6図に示すように、記憶素子110がドライバ82と同じノー
ドバス67のラインに結合されている。記憶素子110は、ノードバス67のそ
のラインに結合される入力端子112を有しており、そのラインに対して高イン
ピーダンスを与える。また、記憶素子110は、第6図に示すように、C61で
ある制御信号を受けるための制御端子114を有している。端子114の制御信
号により、記憶素子110は、その制御信号が作動されるとき(すなわち、C6
1がデアサートするとき)、ノードバス67の対応するラインのレベルを記憶す
るようにさせられる。一般に、制御信号は、立上がり縁又は立下がり縁の如き状
態間のどちらか一方の単−遷移中に作動される。
本発明によれば、インターフェイス装置は、また、バスドライバの入力端子の入
力データをバスを通してラッチへ転送するために駆動及び制御信号を発生するよ
うに複数のラッチに結合された信号発生手段を含む、第7図は、信号C61を発
生する回路を含むクロックデコーダ63の一例を示している。第7図において、
TIME L信号は、バッファ130を通して受けられて、3ビツトシフトレジ
スタ132のクロック入力へ結合される。PHASE信号は、バッファ134を
通過した後、シフトレジスタ132のデータ入力端子へ与えられる。そのレジス
タのQl、Q2及びQ3出力は、それぞれ、バッファ140%138及び136
を通されて、C12,C34及びC56信号をそれぞれ形成する。シフトレジス
タ132のQ1出力は、3ビツトシフトレジスタ142ヘデータ入力を与える。
その3ビツトシフトレジスタ142のクロック入力は、バッファ144を通して
TIME H信号に結合されている。レジスタ142のQl、Q2及びQ3出力
は、バッファ150%148及び146に通されて、それぞれC23,C45及
びC61信号を形成する。第3図に示すように、この好ましい実施例におけるク
ロック信号C61のアクティブな部分は、システムバス25のサイクルの約3分
の1の間続く。
更に、本発明によれば、信号発生手段は、対応する制御信号が作動されるのと実
質的に同じ時に駆動信号を第1の状態から第2の状態へスイッチングするための
第1の手段を含む、換言するならば、駆動信号は、ラッチ信号の後ある付加的な
サブサイクルに亘ってとどまる必要はない0本発明の好ましい実施例では、クロ
ックデコーダ63は、ドライバ及び制御信号の両者のためのタイミング信号C6
1を発生する。前述したように、ノード特定ロジック65、従って、記憶素子1
10へ送られるタイミング信号C61から、データインターフェイス61へ送ら
れるタイミング信号C61を分離することが望ましい、しかしながら、両タイミ
ング信号は、実質的に同じである。このように信号の分離をすることにより、ノ
ード特定ロジック65の特性が、例えば不適切なローディングのためにデータイ
ンターフェイス61に与えられるタイミング信号を変えてしまうことがないよう
にされ、また、クロックデコーダ63のタイミング信号によるデータインターフ
ェイス61のサービスに悪影響を与えることがないようにされる。
従来の方法と違って、本発明によれば、パスラインに対して別々のドライバ保持
時間はない0本発明で別々のドライバ保持時間をなくすることができるのは、ノ
ードバス67がもはやアクティブに駆動されていないときでも、パスラインの固
有容量がそれらのラインにそれらのレベルを維持するのに使用されるからである
。そのドライバが可能化されるとき、ノードバス67のラインに対する放電路が
記憶素子110の高入力インピーダンス及びバスドライバ82の高出力インピー
ダンスを通して形成されるので、ノードバス67のラインに電圧レベルは、所定
の時間期間の間比較的に一定のままである。この時間は、固有のバス容量及びド
ライバ82及び記憶素子110の容量及びインピーダンスから計算されつる。
好ましくは、バスドライバ82の出力回路は、第8図に示したようなCMOSド
ライバである。この回路は、直列接続されたPチャンネルプルアップトランジス
タ200及びNチャンネルプルダウントランジスタ210を含んでいる。Pチャ
ンネルトランジスタ200は、供給電圧Vccと出力端子92との間に結合され
た電流路を有している。Nチャンネルトランジスタ210は、出力端子92と基
準端子との間に結合された電流路を有している。
プリバッファ220は、Pチャンネルトランジスタ200のゲートを制御するた
めのGATE P信号及びNチャンネルトランジスタ210のゲートを制御する
ためのGATE N信号を送出する。バスドライバ82が可能化されるとき、G
ATEP及びGATE N信号がそれぞれトランジスタ200及び210を制御
して、ノードバス67を「1」又はrQJデータに対応する高又は低レベルへ駆
動する。特に、ノードバス67が低レベルへ駆動されるべきときには、GATE
P及びGATE N信号が高レベル(Vccに近づく)にされ、ノードバス6
7が高レベルへ駆動されるべきときには、GATE P及びGATE N信号は
、低レベル(アースに近づく)とされる。
バスドライバ82が不能化され、端子90が、出力端子92がら切り離されると
きには、プリバッファ220は、GATEP信号を高レベルにセットし、GAT
E N信号を低レベルにセットする。これにより、両トランジスタ200及び2
10が不能化され、ノードバス67に高インピーダンス、典型的には数メグオー
ムが与えられる。
好ましくは、ラッチ110ための入力回路も、また標準のCMO5回路である。
この−例が第9図にて、Pチャンネルトランジスタ235及びNチャンネルトラ
ンジスタ237を儂えるインバータ回路230によって示されている。第9図の
回路の典型的な入力インピーダンスは、また数メグオームのオーダである。
第8図に示したCMOSドライバ回路と共にドライバ82を使用し且つ第9図に
示したCMOS入力回路と共に記憶素子110を使用することにより、バスドラ
イバ82がその駆動信号(またC61)によって不能化されていたとしても、制
御信号(061)の立下り縁にて記憶素子110がそのレベルを記憶するように
実効的に保持時間の間、データがノードバス67に接続される。このようにして
、本発明では、保持時間は、従来のバス駆動回路において、通常、ドライバ非重
複時間と考えられる時間と重なり合う。
好ましくは、本発明のタイミングによれば、データがバスにて有効であるとき、
制御信号がその窓中に作動されるようにされる。しかし、示したように、本発明
によれば、バスドライバ82がノードバス67をアクティブに駆動するのを停止
する時間を越してその窓を延長することが許される。
ノードバス67の同じラインを介して二方向通信を行なう場合には、ノード特定
ロジック65からシステムバス25ヘデータを伝送す゛るために別のドライバ/
記憶素子対が必要とされる。第6図に示すように、ノード特定ロジック65は、
入力端子121、出力端子122及び可能化端子124を有するバスドライバ1
20を含む、好ましくは、バスドライバ220は。
構造的にはバスドライバ82に類似している。バスドライバ120の入力端子1
21は、バスドライバ120の出力端子122が結合されるノードバス67の同
じラインへ結合されるように記憶素子130から受けられるように第6図に示さ
れた第2の入力レベルを保持する。第6図に示した本発明の実施例における可能
化端子124は、クロックデコーダ63から与えられるタイミング信号C34に
接続される。
データインターフェイス61は、好ましくは、バスドライバ120に対するコン
ブリメントとして記憶素子70を含む。
記憶素子70は、入力端子71及び制御端子75を有する。第6図に示した本発
明の実施例では、制御端子75での制御信号ちまた信号C34である。
本発明のインターフェイス装置にて二方向通信を行なうための信号発生手段は、
バスドライバ82の各入力のデータをノートバス67へ転送するため、記憶素子
70及び110及びバスドライバ82及び120に対して興なるドライバ制御信
号を発生する。この信号発生手段は、(1)対応する制御信号が作動されると実
質的に同じときにバスドライバの1つに対する駆動信号を第1の状態と第2の状
態との間でスイッチングし、(2)対応するラッチのための制御信号が作動され
るのと実質的に同じときにバスドライバの他のものに対する駆動信号を第1の状
態と第2の状態との間でスイッチングし、(3)第1の駆動信号及び第2の駆動
信号が同時には第1の状態にないようにする手段を含む。
クロックデコーダ63は、第7図に示すように、第3図から分るように重なり合
わないタイミング信号C61及びC34を発生する。実際に、サブサイクル2及
び5に対応するタイミング信号C34及びC61の間の時間期間があり、この時
間期間により、ノードバス67がバスドライバ82及び120によって同時には
駆動されないようにされる。従って1本発明は、発明の詳細な説明したようなバ
スドライバの重なりに関連した問題を有さない。
全体の二方向データ転送動作並びにそれとデータインターフェイス61を通して
のその他の転送との関係は、第10図のタイミング図から理解されよう、第10
図において、タイミング信号C12からC61が再現され本発明の前述のシステ
ムバスドライバがシステムバス25の有効データ及び制御信号85の期間を可能
化する。タイミング信号C45がサブサイクル5の終わりでデアサートするとき
、システムバス25のデータは有効であり、トランスペアレントラッチ80はそ
の有効データを捕捉する。そのデータは、それから、タイミング信号C61がア
クティブである間ノードバス67へ送信される。何故ならば、Drive87と
して示したタイミング信号により、バスドライバ82が可能化されるからである
。サブサイクルlの終り、すなわち、タイミング信号C61がデアサートされる
とき、記憶素子110がノードバス67からのデータを捕捉する。このようにし
て、システムバス25からのデータは、システムバス25の各サイクル毎に記憶
素子110へ転送される。
同じシステムバスサイクルのサブサイクル3及び4中、タイミング信号C61が
アクティブでなかった間、バスドライバ120は、記憶素子130のデータをノ
ードバス67へ転送した。第6図に示すように、C34がアサートされるとき、
それはバスドライバ120を可能化する。サブサイクル4の終わりで、C34が
デアサートされるとき、バスドライバ120によってノードバス67へ転送され
ていたデータは、第10図に示Cた制御信号75のため、記憶素子70によって
捕捉される。
その後、サブサイクル2の終わりで、記憶素子70のデータは、もしそのノード
がバスにアクセスしGC12が7サートされたとしたら、記憶素子72によって
捕捉されていたであろう。
C,インターフェイスシステム
インターフェイスシステムは、ノードとシステムバスとの間の二方向通信を行な
えるようにする。スステムバス25の如きシステムバスは、繰り返しバスサイク
ル中にデータを伝播し、ノード60の如きノードは、ノード特定ロジック65の
如きデータを処理するユーザ部分を有している。インターフェイスシステムは、
ノード特定ロジック65に結合されデータを並列にて転送するノードバス67の
如きノードバスを備える。
システムバスとノードバスとの間に二方向通信を行なえるようにするため且つシ
ステムバスにて伝播されるデータの全てのコピ、−をノードバスへ与えるため、
ノードバスとシステムバスとの間にトランシーバ手段が結合されている。好まし
い実施例では、データインターフェイス61は、このような二方向通信を与える
。
トランシーバ手段は、第1及び第2の単方向通信手段を含んでいる。第1の単方
向通信手段は、ノードバスに結合される入力端子と、システムバスに結合される
出力端子とを有しており、システムバスの選択されたサイクル中システムへ転送
されるデータをノードバスから受ける。第4図及び第6図に示されるように、好
ましい実施例における第1の単方向通信手段は、記憶素子70及び72及びバス
ドライバ74を含んでいる。記憶素子70は、ノードバスに結合される入力端子
71を有する。
記憶素子70の出力は、記憶素子72に結合される。バスドライバ74は、記憶
素子72の出力に結合され、システムバス25に結合される出力端子77を有し
ている。
前述したように、クロック34の作動部分(例えば、降下時間)中ノードバス6
7から記憶素子70ヘデータが受信される。そのデータは、それから、第10図
に示したような信号GC12によって作動されるとき、記憶素子72へ転送され
る。
信号GC12は、2つの信号、C12及びGC12ENの論理和である。第3図
及び第10図に示したC12信号は、クロックデコーダ63によって発生される
タイミング信号の1つであり、GC12ENは、アクティブであるとき、ノード
60がシステムバス25にて送信側でありデータがデータインターフェイス61
からシステムバス25へ転送されることを指示する信号である。6C12信号は
、アービタ28及びノード特定ロジック65からの信号を使用してクロックデコ
ーダ63によって発生される。
第4図及び第6図に示されるように、ドライバ74は、クロックデコーダ63か
ら受け取られ記憶素子72のデータがシステムバス25へ転送させられるように
するSystem Bus Drive Enable79と称される駆動信号
をその入力に有している。このSystem Bus DriveEnable
79信号は、データ処理システム20から受け取られる特定の許可信号並びにノ
ード特定ロジック65からの要求に基づかれている。したがって、データは、ノ
ード60が送信側であるときに、システムバス25のサイクル中にのみ、システ
ムバス5へ転送される。
第2の単方向通信手段は、システムバスに結合される入力端子及びノードバスに
結合される出力端子を有している。第2の単方向通信手段の入力及び出力端子は
、それぞれ、第1の単方向通信手段の対応する出力及び入力端子に結合される。
第2の単方向通信手段は、システムバスのサイクル毎にシステムバスにて伝播さ
れるデータをノードバスへ転送する。
第4図及び第6図に示されるように、記憶素子80は、システムバス25に結合
される入力端子を有し、クロックデコーダ63から受け取られるクロック信号C
45によって可能化される。バスドライバ82は、ノードバス67及び対応する
記憶素子70の入力端子に結合された出力端子92を有する。バスドライバ82
の可能化端子94は、C61信号に結合される。
インターフェイスシステムは、また、第1及び第2の単方向通信手段に結合され
それらの手段を制御するためのタイミング手段を含んでいる。タイミング手段は
、第1のクロック信号の選択されたアクティブ部分中ノードバスからデータを受
けるように第1の単方向通信手段を制御し、第2のクロック信号のアクティブ部
分中システムバスからノードバスヘデータを転送するように第2の単方向通信手
段を制御する。第1の手段は、また、これらのクロック信号のアクティブ部分が
各サイクル毎に生じて重なり合わないように第1及び第2のクロック信号を発生
する。
前述したように、クロックデコーダ63は、クロック信号C34及びC61を発
生する。記憶素子70は、クロックC34の終りにデータを受けとり、システム
バス25のサイクルの選択されたサイクル中にそのデータをシステムバス25へ
転送する。その上、記憶素子80は、タイミング信号C45中システムバス25
からデータを受け取り、ドライバ82は、そのデータを、C61クロツクサイク
ル中ノードバス67へ転送する。
したがって、システムバス25の各サイクル中に転送されたデータは、また、ノ
ードバス67へ転送されノードバス67を許し、従って、ノード特定ロジック6
5は、システムバス25にて送信されるすべてのメツセージのピクチャーを得る
。クロックサイクルC45及びC61はシステムバスサイクル毎に1回生ずるの
で、システムバス25からノードバス67への転送は、システムバス25のサイ
クル毎に生ずる。
−緒に使用されるとき、本発明のバスインターフェイス回路及びインターフェイ
スシステムは、従来のシステムにまさるいくつかの効果を有している。これらの
効果としては、使用するクロック信号の数を最少として、高速バス転送が行なえ
ること、1つのバス、例えば、ノードバスがシステムバスの如き別のバスを介し
て送信されるメツセージのすべてのコピーを得ることができるほどバス間のデー
タ転送を高速度で行なえることがある。このようなコピーを与え且つシステムバ
ス25への単一ビン接続を使用することにより、ノードバスへ結合されたノード
は、それ自身のメツセージを監視できて、その他のノードがそれらのメツセージ
を監視できるようにシステムバスを介してメツセージをそれ自身へ送り戻すよう
にされる。
本発明の精神又は範囲から逸脱せずに、本発明のバスインターフェイス回路及び
インターフェイスには種々な変形態様がなされうろことは当業者には明らかであ
ろう0本発明は、本請求の範囲内に入るこの種の変形態様をカバーする。
特表千1−502624 (13)
FI6.5
,23
国際調査報告
国際調査報告
USεεこ二276
SA2二9ε3
Claims (17)
- 1.所定の時間期間にわたってってバスラインにデータを表わす電圧レベルを維 持することによって順次データを伝播する各バスラインに固有電気容量を有する 多重ライン並列信号伝送バスを通して集積回路チップ境界端に結合するインター フェイス装置において、 前記バスの異なるラインに各々対応し且つ2つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数のバスドライバを備えており、該バ スドライバの各々は、前記バスの対応ラインへ送信されるべき入力データを保持 するための入力端子と、前記バスの対応ラインに結合されるバスインターフェイ ス端子と、第1の状態にあるとき、前記バスドライバが、入力データに従って前 記レベルの一方へ対応バスラインを駆動させるようにし且つ第2の状態にあると き、前記バスドライバがその対応バスラインを駆動するのを停止させるようにし 、そのバスインターフェイス端子に高い電気インピーダンスを与えるような駆動 信号を受けるための可能化端子とを含んでおり、 更に、前記バスの異なるラインにそれぞれ対応する複数のラッチを備えており、 該ラッチの各々は、前記バスの対応ラインに結合される入力端子であってそのラ ッチがその入力端子に高い電気インピーダンスを与えるような入力端子と、作動 されるとき対応するバスラインの電圧レベルに対応するデータをそのラッチが記 憶するようにする制御信号を受けるラッチ制御端子とを含んでおり、 更に、前記複数のラッチ及び複数のバスドライバに結合され前記バスを通して前 記バスドライバの入力端子の入力データを前記ラッチへ伝送する駆動及び制御信 号を発生するための信号発生手段を備えており、該信号発生手段は、前記制御信 号が作動されたと実質的に同じときに、前記駆動信号を第1の状態から第2の状 態ヘスイッチングする第1の手段を含んでおり、前記バスラインの固有容量と組 み合って前記バスドライバ及びラッチによって与えられる高い電気インピーダン スは、前記バスドライバがバスラインを駆動するのを停止した後十分長い時間期 間にわたって入力データに対応する電圧レベルに前記バスラインを維持して、前 記バスドライバがバスライン中に停止した後制御信号が作動されたとしても前記 ラッチが正しくその入力データを記憶するようにさせられることを特徴とするイ ンターフェイス装置。
- 2.前記信号発生手段の前記第1の手段は、前記バスラインの電圧レベルが維持 される所定の時間期間中前記駆動信号を前記第2の状態にセットする手段を含ん でいる請求項1に記載のインターフェイス装置。
- 3.前記複数のバスドライバの各々は、異なるバストランシーバに含まれている 請求項1に記載のインターフェイス装置。
- 4.前記複数のバスドライバの各々は、CMOSコンポーネントによって構成さ れている請求項1に記載のインターフェイス装置。
- 5.前記複数のラッチの各々は、CMOSコンポーネントによって構成される請 求項1に記載のインターフェイス装置。
- 6.前記ラッチの各々は、CMOSインバータを含む請求項5に記載のインター フェイス装置。
- 7.前記制御信号は、第1及び第2の状態を有し、前記制御信号は、第1の状態 から第2の状態へ変えられることにより作動され、且つ、前記信号発生手段の前 記第1の手段は、実質的に同じときに、前記第1及び第2の状態の間に変化する 駆動信号及び制御信号を発生する手段を含む請求項1に記載のインターフェイス 装置。
- 8.所定の時間期間にわたってバスラインにデータを表わす電圧レベルをバスラ インに維持することによって順次データを伝播する各バスラインに固有電気容量 を有する多重ライン並列信号転送バスを通して集積回路チップ境界端に結合する インターフェイス装置において、 前記バスの異なるラインに各々対応し且つ2つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数の第1のバスドライバを備えており 、該第1のバスドライバの各々は、前記バスの対応ラインへ送信されるべき第1 の入力データを保持するための入力端子と、前記バスの対応ラインに結合される バスインターフェイス端子と、第1の状態にあるとき、前記第1のバスドライバ が前記第1の入力データに従って前記レベルの一方へ対応バスラインを駆動させ るようにし且つ第2の状態にあるとき、前記第1のバスドライバがその対応バス ラインを駆動するのを停止させるようにし、そのバスインターフェイス端子に高 い電気インピーダンスを与えるような第1の駆動信号を受けるための可能化端子 とを含んでおり、更に、前記バスの異なるラインにそれぞれ対応する複数の第1 のラッチを備えており、該第1のラッチの各々は、前記バスの対応ラインに結合 される入力端子であってその第1のラッチがその入力端子に高い電気インピーダ ンスを与えるような入力端子と、作動されるとき対応するバスラインの電圧レベ ルに対応するデータをその第1のラッチが記憶するようにする第1の制御信号を 受けるラッチ制御端子とを含んでおり、更に、前記バスの異なるラインに各々対 応し且つ2つの異なる電圧レベルの一方ヘその対応バスラインを駆動することが できる複数の第2のバスドライバを備えており、該第2のバスドライバの各々は 、前記バスの対応ラインへ送信されるべき第2の入力データを保持するための入 力端子と、前記バスの対応ラインに結合されるバスインターフェイス端子と、第 1の状態にあるとき、前記第2のバスドライバが前記第2の入力データに従って 前記レベルの一方へ対応バスラインを騒動させるようにし且つ第2の状態にある とき、前記第2のバスドライバがその対応バスラインを駆動するのを停止させる ようにし、そのバスインターフェイス端子に高い電気インピーダンスを与えるよ うな第2の駆動信号を受けるための可能化端子とを含んでおり、更に、前記バス の異なるラインにそれぞれ対応する複数の第2のラッチを備えており、該第2の ラッチの各々は、前記バスの対応ラインに結合される入力端子であってその第2 のラッチがその入力端子に高い電気インピーダンスを与えるような入力端子と、 作動されるとき対応するバスラインのレベルに対応するデータをその第2のラッ チが記憶するようにする第2の制御信号を受けるラッチ制御端子とを含んでおり 、更に、前記複数の第1及び第2のバスドライバに結合され前記バスを通して、 前記第1のバスドライバの入力端子の第1の入力データを前記第1のラッチへ転 送し且つ前記第2のバスドライバの入力端子の第2の入力データを前記第2のラ ッチへ転送する第1及び第2の駆動及び制御信号を発生するための信号発生手段 を備えており、該信号発生手段は、前記第1の制御信号が作動されたと実質的に 同じときに、前記第1の駆動信号を第1の状態から第2の状態ヘスイッチグし、 前記第2の制御信号が作転されたと実質的に同じときに前記第2の駆動信号を第 1の状態から第2の状態ヘスイッチグして、第1及び第2の駆動信号が同時には 第1の状態とならないようにする手段を含むことを特徴とするインターフェイス 装置。
- 9.前記複数の第1及び第2のバスドライバの各々は、CMOSコンポーネント によって構成されている請求項8に記載のインターフェイス装置。
- 10.前記複数の第1及び第2のラッチの各々は、CMOSコンポーネントによ って構成される請求項8に記載のインターフェイス装置。
- 11.前記第1及び第2のラッチの各々は、CMOSインバータを含む請求項1 0に記載のインターフェイス装置。
- 12.前記第1及び第2の制御信号は、第1及び第2の状態を有しており、前記 第1及び第2の制御信号は、第1の状態から第2の状態へ変わることによって作 動され、前記信号発生手段は、実質的に同時に前記第1及び第2の状態の間に変 化する第1の駆動信号及び第1の制御信号を発生し、且つ実質的に同時に前記第 1及び第2の状態の間に変化する前記第2の駆動信号及び第2の制御信号を発生 する第1の手段を含む請求項8に記載のインターフェイス装置。
- 13.所定の時間期間にわたってバスラインにデータを表わす電圧レベルをバス ラインに維持することによって順次データを伝播する各バスラインに固有電気容 量を有する多重ライン並列信号転送バスを通して集積回路チッップ境界端に結合 するインターフェイス装置において、 前記バスの異なるラインに各々対応し且つ2つの異なる電圧レベルの一方へその 対応バスラインを駆動することができる複数の第1のCMOSバスドライバを備 えており、前記第1のCMOSバスドライバの各々は、前記バスの対応ラインへ 送信されるべき第1のデータを保持するための入力端子と、前記バスの対応ライ ンに結合されたバスインターフェイス端子と、第1の状態にあるとき、前記第1 のバスドライバが前記第1の入力データに従って前記レベルの一方へ対応バスラ インを駆動させるようにし且つ第2の状態にあるとき、前記第1のバスドライバ がその対応バスラインを駆動するのを停止させるようにし、そのバスインターフ ェイス端子に高い電気インピーダンスを与えるような第1の駆動信号を受けるた めの可能化端子を含み、更に、前記バスの異なるラインにそれぞれ対応する複数 の第1のCMOSラッチを備えており、該第1のCMOSラッチの各々は、前記 バスの対応ラインに結合される入力端子であってその第1のCMOSラッチがそ の入力端子に高い電気インピーダンスを与えるような入力端子と、第1のレベル から第2のレベルへ変化するとき対応するバスラインの電圧レベルに対応するデ ータをその第1のラッチが記憶するようにする第1の制御信号を受けるラッチ制 御端子とを含んでおり、更に、前記バスの異なるラインに各々対応し且つ2つの 異なる電圧レベルの一方へその対応バスラインを駆動することができる複数の第 2のCMOSバスドライバを備えており、該第2のCMOSバスドライバの各々 は、前記バスの対応ラインへ送信されるべき第2の入力データを保持するための 入力端子と、前記バスの対応ラインに結合されるバスインターフェイス端子と、 第1の状態にあるとき、前記第2のバスドライバが前記第2の入力データに従っ て前記レベルの一方へ対応バスラインを駆動させるようにし且つ第2の状態にあ るとき、前記第2のバスドライバがその対応バスラインを駆動するのを停止させ るようにし、そのバスインターフェイス端子に高い電気インピーダンスを与える ような第2の駆動信号を受けるための可能化端子とを含んでおり、 更に、前記バスの異なるラインにそれぞれ対応する複数の第2のCMOSラッチ を備えており、該第2のCMOSラッチの各々は、前記バスの対応ラインに結合 される入力端子であってその第2のCMOSラッチがその入力端子に高い電気イ ンピーダンスを与えるような入力端子と、第1のレベルから第2のレベルへ変化 するとき対応するバスラインの電圧レベルに対応するデータをその第2のラッチ が記憶するようにする第2の制御信号を受けるラッチ制御端子とを含んでおり、 更に、前記複数の第1及び第2のCMOSバスドライバに結合され前記バスを通 して、前記第1のCMOSバスドライバの入力端子の第1の入力データを前記第 1のCMOSラッチへ転送し且つ前記第2のCMOSバスドライバの入力端子の 第2の入力データを前記第2のCMOSラッチへ転送する第1及び第2の駆動及 び制御信号を発生するための信号発生手段を備えており、該信号発生手段は、前 記第1の駆動信号及び第1の制御信号を実質的に同時に第1及び第2の状態へ第 1の駆動信号及び第1の制御信号をスイッチングし、前記第2の駆動信号及び第 2の制御信号を実質的に同時にスイッチングし、第1及び第2の駆動信号が同時 に第1の状態にないようにする手段を含むことを特徴とするインターフェイス装 置。
- 14.固有の電気容量を有するラインを含むバスを介してバスドライバの入力端 子からラッチへ集積回路境界を横切ってデータを伝送する方法において、 前記入力データに対応する2つのレベルの一方へ前記バスをアクティブに駆動す るために前記入力端子と前記バスとの間に接続されたバスドライバを可能化し、 前記バスドライバを不能化し、 前記不能化されたバスドライバ及び前記ラッチを通して前記バス容量の放電路を 高インピーダンスに維持して前記バスドライバの不能化の後に前記バスに一時的 にそのレベルを維持し、前記バスドライバの不能化と実質的に同時に前記バスの 前記レベルを記憶するように前記ラッチを作動し、前記バスドライバが不能化さ れた後前記ラッチが前記バスに保持された前記レベルに対応するデータを正しく 記憶するようにされることを特徴とする方法。
- 15.前記可能化及び不能化ステップにおいて、前記バスドライバは、第1の状 態にあるとき前記バスドライバを可能化し第2の状態にあるとき前記バスドライ バを不能化する駆動信号を受け、前記ラッチ作動ステップは、前記駆動信号が前 記第1の状態と前記第2の状態との間で変化すると実質的に同時に第1の状態と 第2の状態との間に変化するラッチ制御信号を発生するサブステップと、前記ラ ッチ制御信号が第1の状態から第2の状態へ変化するときに前記ラッチを作動さ せるサブステップとを含む請求項14に記載の方法。
- 16.固有電気容量を有するバスを介して第1の入力端子から第1のラッチへ第 1の入力データを集積回路境界を横切って伝送し且つ前記バスを介して第2の入 力端子から第2のラッチへ第2の入力データを伝送する方法において、前記第1 の入力データに対応する2つのレベルの一方へ前記バスをアクティブに駆動する ため前記第1入力端子と前記バスとの間に接続された第1のバスドライバを可能 化し、前記第1のバスドライバを不能化し、 前記不能化された第1のバスドライバ及び前記第1のラッチを通して前記バス容 量の放電路に高インピーダンスを維持することによって前記第1のバスドライバ が不能化された後前記バスのレベルを一時的に維持し、 前記第1のバスドライバの不能化と実質的に同時に前記バスの前記レベルを記憶 し、前記第1のラッチが前記第1のバスドライバの不能化の後、前記レベルに対 応するデータを正しく記憶するように前記第1のラッチを作動し、前記第2の入 力データに対応する2つのレベルの一方へ前記バスをアクティブに駆動させるた め前記第2の入力端子と前記バスとの間に接続された第2のバスドライバを可能 化し、前記第2のバスドライバを不能化し、 前記不可能化された第2のバスドライバ及び前記第2のラッチを通して前記不能 化された第2のバスドライバの放電路に高インピーダンスを維持することによっ て前記第2のバスドライバが不能化された後前記バスの前記レベルを一時的に維 持し、前記第2のバスドライバの不能化と実質的に同時に前記バスの前記レベル を記憶させて前記第2のバスドライバが不能化された後前記レベルに対応するデ ータを前記第2のラッチが正しく記憶するように前記第2のラッチを作動するこ とを特徴とする方法。
- 17.前記第1のバスドライバを可能化するステップ及び不能化するステップに おいて、前記第1のバスドライバは、第1の状態にて前記第1のバスドライバを 可能化、第2の状態にて前記第1のバスドライバを不能化する第1の駆動信号を 受け、前記第1のラッチを作動するステップは、前記第1の駆動信号が第1及び 第2の状態の間に変化するときと実質的に同時に第1及び第2の状態の問に変化 する2状態の第1のラッチ制御信号を発生するサブステップと、前記第1のラッ チ制御信号が第1の状態から第2の状態へ変化するときに前記第1のラッチを作 動させるサブステップとを含んでおり、前記第2のバスドライバを可能化するス テップ及び不能化するステップにおいて、第1の状態にて前記第2のバスドライ バを不能化し第2の状態にて前記第2のバスドライバを不能化する第2の駆動信 号を前記第2のバスドライバが受け、前記第2のラッチを作動するステップは、 前記第2の駆動信号が第1の状態と第2の状態との間に変化すると実質的に同じ ときに、第1の状態と第2の状態との間に変化する2状態の第2のラッチ制御信 号を発生するサブステップと、前記第2のラッチ制御信号が第1の状態から第2 の状態へ変化するときに前記第2のラッチをアクテイベートするサブステップと を含んでおり、更に、前記第2の駆動信号が第1の状態にある間第1の状態にな らないような第1の駆動信号を発生することを含む請求項16に記載の方法。
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