JPH01501275A - トランシーバ用ターミネータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は送信線を介して第２のトランシーバ装置からデータ信号を送受信する 第１のトランシー・ぐ装置用ターミネータに関する。前記ターミネータは前記送 信線に接続され前記第２のトランシーバ装置にデータ信号を送信するようにした 送信手段と、前記送信線に接続され前記第２のトランシーバ装置からデータ信号 を受信するようにした受信手段と、前記送信線に接続されその送信特性を改良す るターミネーシロン抵抗とを含む。

この発明は特に前記第１のトランシー・ぐ装置がＣＭＯ３装置の場合に適用を有 する。

１９８１年６月３０日に公開された日本特許出願第５６−７９５５１号はパス送 信線に接続され、その２つの端にターミネーシ冒ン抵抗を設けた複数の装置を開 示している。そこに開示されているターミネーシ■ン抵抗は終端装置の中でも外 でもよい。ターミネーシ町ン抵抗は適当なインピーダンス・マツチングを行うこ とができ、送信線の発振を防止する。ターミネーシ璽ン抵抗を送信線の両端に設 けると、電圧レベルの変化を送信装置から受信装置に急速に伝搬することができ るという利点を有する。しかし、送信装置が十分なりＣ電流を流して両方のター ミネーシ■ン抵抗をドライブしなければならないという欠点を有する。この問題 は多数の送信線をドライブしなければならない場合、更に重要になる。従って、 ６４本又はそれ以上の送信線をドライブするべき場合、相当大きなりＣ電流が要 求される。

この発明の目的は上記の欠点を除去したトランクーパ装置用ターミネータを提供 することである。

従って、この発明によると、前記ターミネーシ曹ン抵抗と前記送信線との間に接 続され前記ターミネータ１ン抵抗が前記送信線に接続された第１の閉状態と前記 ターミネータ１ン抵抗が前記送信線に接続されない第２の開状態とを有するスイ ッチ手段と、前記スイッチ手段に接続され前記受信手段が前記第２のトランシー バ装置からのデータを受信しているときのセット期間中前記第１の閉状態に前記 スイッチ手段をセットするようにした制御手段とを含むトランシーバ用ターミネ ータを提供する。

図面の簡単な説明 次に、下記の添付図面を参照してその例によシこの発明の詳細な説明する。この １枚の図はこの発明のターミネータを含むＣＭＯ８）ランシーパ装置と、ＥＣＩ 、　）ランシーパ装置と、データを送信する送信線とを含む送信システムを含み 、前記ＣＭＯ８）ランシーパ装置はこの発明のターミネータを含む。

図はこの発明を実施する送信回路の回路図である。

その送信回路は、例えば、ＥＣＬ集積回路１２からデータを受信し及びそこにデ ータを送信するＣＭＯ８集積回路装置１０を含む。送信パスはその１本が１４と して図に示すような複数の送信線を含むことができる。

ＣＭＯ８装置１０は送受信回路又はトランシーバ回路１６を含む。トランシーバ 回路１６はＣＭＯ８回路からのデータ・ビットを受信するり。ｕｔビン１８とＣ ＭＯ８集積回路装置１０にデータ・ビットを供給するＤｉｎ端子２０とを含む。

送信回路１６は夫々１対の出力ドライバ・トランジスタ２５．２６のダートに接 続されている１対の送信出力Ａ及びＢを持つ。出力ドライバ・トランジスタ２５ ．２６は典型的にはＥＣＬ電圧レベルのため、又は他の終端システム電圧のため の典型的な出力ドライバである。出力端子Ａはソースが電圧ｖＡに接続されドレ インがターミネータ回路用の出力ノード２８に接続されているＰチャンネルに電 界効果トランジスタ（ＦＥＴ）であるトランジスタ２５のｒ−）に接続される。

出力端子Ｂはソースが電圧ｖＩＩＢに接続されドレインが出力ノード２８に接続 されているＮチャンネルＦＥＴでちるトランジスタ２６のｒ−１に接続される。

出力ノード２８は入力／出力端子３２のパッケージ・ビンを介して送信＃ｉ＋１ ４の一端に接続される。パッケージ・ビンのインダクタンスはインダクタンスし 、で表わされ、典型的には１５六ノへンリの値を有する。端子Ａが一口〜”のと きはトランジスタ２５は１オン”であり、端子Ｂが１ハイ”のときはトランジス タ２６はターンオンされる。従って、両端子Ａ、Ｂが゛ロー”のときはノード２ ８の出力は“ハイ”であシ、出力Ａ、Ｂが一ハイ”のときはノード２８は１０− ”である。端子Ａが゛ハイ”であり、端子Ｂが１０−”のときはトラン・ゾスタ ２５，２６はオフされ、出力ノード２８はフローティング状態である。

トランジスタ３０．３１から成る受信インバータは導体３４を介して入力／出力 端子３２に接続されるダートを有する。トランジスタ３０．３１は入力のための ＥＣＬ電圧レベルをトランシーバ回路１６の入力端子Ｃに変換するように設計さ れる。トランジスタ３０はソースがｖＤＤに接続されドレインは入力端子Ｃに接 続されている入力導体３６に接続されているＰチャンネルＦＥＴである。トラン ・クスタ３１はソースが電圧ｖｓｌ。

に接続されドレインが導体３６に接続されているＮチャンネルＦＥＴである。タ ーミネーション抵抗ＲＴ１１’！　）ランジスタ３８によシ回路にスイッチイン され及び回路からスイッチアウトされる。トランジスタ３８はそのダートが導体 ４０によシトランシーパ回路１０のエネーブル出力りに接続されているＮチャン ネルＦＥＴである。トランジスタ３８のソースはターミネーション抵抗ＲＴ、の 一端に接続され１、そのドレインは導体３４゜３５を介してターミネーション抵 抗の入力／出力端子３２に接続される。ターミネーション抵抗Ｒア、の他端は電 源ＶＢ！ｌに接続される。

送信線１４の他端はターミネーション抵抗で終端され、その他端はｖＢＢに接続 される。ＥＣＬ回路１２は４２で略図されたトランスミフタとＥＣＬレシーバ４ ４を形成するＥＣＬ電流スイッチとを含む。ＥＣＬ　）ランスミッタ４２及びＥ ＣＬレシーバ４４は典型的なＥＣＬ電圧レベルで送信線１４を介しデータ・ビッ トを送受信する典型的な構造のものであるからこれ以上説明するのは差ひかえる 。

下記にターミネーション回路の典型的なパラメータの値を示す。

トランジスタ２５，２６．３８のターンオン抵抗は夫夫的５Ωであり、送信線１ ４及びターミネーション抵抗Ｒ７１及びＲア。のインピーダンスは夫々的５０Ω である。

典型的に導体５０の送受信（Ｔ／Ｒ’）信号はＣＭＯＳ集積回路装置１０の中か 又はそこの回路の外部か適当なロジックによって供給され、トランシーバ回路１ ６の送信状態を反映するか又は制御する。エネーブル出力りは送信線１４からの 各データ・ビットの受信時間の典型的な２０％の設定期間の間トランジスタ３８ をターンオンするよう可能化する。従って、ターミネーション抵抗ＲＴ、は送信 線】４を介してＥＣＩ、装置１２からＣＭＯ８１０にデータ・ビットの先端を受 信するに十分な時間だけ導通する必要がある。その余の時間では、トランジスタ ３８はターミネーション抵抗”ＴＩがドライブされないようオープンに維持され る。それはその入力がＴ／Ｒ信号を受信する導体５０に接続されておシ、出力が トランシーバ回路１６のエネーブル端子りに接続されている単安定マルチ・ぐイ ブレータ又はワンショット装置４８によって行うことができる。従って。

Ｔ／Ｒ信号が可能化された後の設定期間中、エネーブル出力端子りは可能化され てトランジスタ３８をターンオンし、ターミネーション抵抗ＲＴ、を回路にスイ ッチする。

Ｃ題Ｓ集積回路装置１０はＥＣＬ回路装置１２に対する送信パスの複数の送信線 を接続することを要求するだけ多くのトランシーバ回路１６及び入力／出力端子 を含めることができる。ターミネーション抵抗Ｒア、は物理的にはＣＭＯＳ集積 回路装置１０の内部に置いてよいが、インダクタＬ、によって表わされている／ 母ツケージ・ビン・インダクタンスによって回路装置１０から分離されないだろ う。この設計は５０オーム送信線及び関連するターミネーション抵抗に限定され ず、送信線のいかなるインピーダンス値でも適用可能である。その上、選ばれる 電圧レベルは終端送信システムのいかなる電圧レベルのためにも使用することが できる。

ｒ　−−−−コ 国際調査報告 国際調査報告 ＵＳ８７０２７１８

Claims (1)

1. 【特許請求の範囲】 １．送信線（１４）を介して第２のトランシーバ装置（１２）にデータ信号を送 信し、該装置（１２）からデータ信号を受信するようにした第１のトランシーバ 装置（１０）用のターミネータであつて、前記送信線（１４）に接続され前記第 ２のトランシーバ装置（１２）にデータ信号を送信するトランスミッタ手段（２ ５，２６）と、前記送信線（１４）に接続され前記第２のトランシーバ装置（１ ２）からデータ信号を受信するレシーバ手段（３０，３１）と、前記送信線（１ ４）に接続され前記送信線（１４）の送信特性を改良するターミネーション抵抗 （ＲＴ１）とを含み、更に、前記ターミネーション抵抗（ＲＴ１）と前記送信線 （１４）との間に接続され前記ターミネーション抵抗（ＲＴ１）が前記送信線（ １４）に接続されている第１の閉状態と前記ターミネーション抵抗が前記送信線 （１４）に接続されていない第２の開状態とを有するスイッチ手段（３８）と、 前記スイッチ手段（３８）に接続され前記レシーバ手段（３０，３１）が前記第 ２のトランシーバ装置（１２）からデータを受信する設定期間中前記スイッチ手 段（３８）を前記第１の閉状態にする制御手段（４８）とを含むことを特徴とす るターミネータ。 ２．前記レシーバ手段（３０，３１）は受信時間中データを受信し、前記制御手 段は前記受信時間の開始後セット時間のための信号を発生するタイミング手段（ ４８）と、前記タイミング手段（４８）と前記スイッチ手段（３８）との間を接 続し前記スイッチ手段（３８）を前記タイミング手段からの前記信号の発生中そ の第２の状態からその第１の状態に変化する接続手段とを含む請求の範囲１項記 載のターミネータ。 ３．前記タイミング手段は単安定マルチバイブレータ（４８）を含み、前記スイ クチ手段は前記単安定マルチバイブレータの出力に接続されたそのダートを有す る電界効果トランジスタ（３８）を含む請求の範囲２項記載のターミネータ。 ４．前記タイミング装置（４８）の設定時間は前記第２のトランシーバ装置（１ ２）からのデータ信号の受信時間の約２０％てある請求の範囲２項記載のターミ ネータ。 ５．前記トラニンスミッタ手段（２５，２６）はＣＭＯＳ装置からＥＣＬ装置に データ信号を送信するよう設計され、前記レシーバ手段（３０，３１）はＥＣＬ 装置からのデータ信号を受信してＣＭＯＳ装置用信号に変換するよう設計されを 請求の範囲２項記載のターミネータ。 ６．前記ターミネータを前記送信線（１４）に接続するピン手段（３２）を含み 、前記ターミネーション抵抗（ＲＴ１）は前記ピン手段（３２）が前記ターミネ ータ抵抗（ＲＴ１）と接続された送信線（１４）との間にあるように前記ターミ ネーションに含まれている請求の範囲５項記載のターミネータ。