JPH01501275A - トランシーバ用ターミネータ - Google Patents
トランシーバ用ターミネータInfo
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- JPH01501275A JPH01501275A JP62506910A JP50691087A JPH01501275A JP H01501275 A JPH01501275 A JP H01501275A JP 62506910 A JP62506910 A JP 62506910A JP 50691087 A JP50691087 A JP 50691087A JP H01501275 A JPH01501275 A JP H01501275A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1407—Artificial lines or their setting
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- Signal Processing (AREA)
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- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は送信線を介して第2のトランシーバ装置からデータ信号を送受信する
第1のトランシー・ぐ装置用ターミネータに関する。前記ターミネータは前記送
信線に接続され前記第2のトランシーバ装置にデータ信号を送信するようにした
送信手段と、前記送信線に接続され前記第2のトランシーバ装置からデータ信号
を受信するようにした受信手段と、前記送信線に接続されその送信特性を改良す
るターミネーシロン抵抗とを含む。
この発明は特に前記第1のトランシー・ぐ装置がCMO3装置の場合に適用を有
する。
1981年6月30日に公開された日本特許出願第56−79551号はパス送
信線に接続され、その2つの端にターミネーシ冒ン抵抗を設けた複数の装置を開
示している。そこに開示されているターミネーシ■ン抵抗は終端装置の中でも外
でもよい。ターミネーシ町ン抵抗は適当なインピーダンス・マツチングを行うこ
とができ、送信線の発振を防止する。ターミネーシ璽ン抵抗を送信線の両端に設
けると、電圧レベルの変化を送信装置から受信装置に急速に伝搬することができ
るという利点を有する。しかし、送信装置が十分なりC電流を流して両方のター
ミネーシ■ン抵抗をドライブしなければならないという欠点を有する。この問題
は多数の送信線をドライブしなければならない場合、更に重要になる。従って、
64本又はそれ以上の送信線をドライブするべき場合、相当大きなりC電流が要
求される。
この発明の目的は上記の欠点を除去したトランクーパ装置用ターミネータを提供
することである。
従って、この発明によると、前記ターミネーシ曹ン抵抗と前記送信線との間に接
続され前記ターミネータ1ン抵抗が前記送信線に接続された第1の閉状態と前記
ターミネータ1ン抵抗が前記送信線に接続されない第2の開状態とを有するスイ
ッチ手段と、前記スイッチ手段に接続され前記受信手段が前記第2のトランシー
バ装置からのデータを受信しているときのセット期間中前記第1の閉状態に前記
スイッチ手段をセットするようにした制御手段とを含むトランシーバ用ターミネ
ータを提供する。
図面の簡単な説明
次に、下記の添付図面を参照してその例によシこの発明の詳細な説明する。この
1枚の図はこの発明のターミネータを含むCMO8)ランシーパ装置と、ECI
、 )ランシーパ装置と、データを送信する送信線とを含む送信システムを含み
、前記CMO8)ランシーパ装置はこの発明のターミネータを含む。
図はこの発明を実施する送信回路の回路図である。
その送信回路は、例えば、ECL集積回路12からデータを受信し及びそこにデ
ータを送信するCMO8集積回路装置10を含む。送信パスはその1本が14と
して図に示すような複数の送信線を含むことができる。
CMO8装置10は送受信回路又はトランシーバ回路16を含む。トランシーバ
回路16はCMO8回路からのデータ・ビットを受信するり。utビン18とC
MO8集積回路装置10にデータ・ビットを供給するDin端子20とを含む。
送信回路16は夫々1対の出力ドライバ・トランジスタ25.26のダートに接
続されている1対の送信出力A及びBを持つ。出力ドライバ・トランジスタ25
.26は典型的にはECL電圧レベルのため、又は他の終端システム電圧のため
の典型的な出力ドライバである。出力端子Aはソースが電圧vAに接続されドレ
インがターミネータ回路用の出力ノード28に接続されているPチャンネルに電
界効果トランジスタ(FET)であるトランジスタ25のr−)に接続される。
出力端子Bはソースが電圧vIIBに接続されドレインが出力ノード28に接続
されているNチャンネルFETでちるトランジスタ26のr−1に接続される。
出力ノード28は入力/出力端子32のパッケージ・ビンを介して送信#i+1
4の一端に接続される。パッケージ・ビンのインダクタンスはインダクタンスし
、で表わされ、典型的には15六ノへンリの値を有する。端子Aが一口〜”のと
きはトランジスタ25は1オン”であり、端子Bが1ハイ”のときはトランジス
タ26はターンオンされる。従って、両端子A、Bが゛ロー”のときはノード2
8の出力は“ハイ”であシ、出力A、Bが一ハイ”のときはノード28は10−
”である。端子Aが゛ハイ”であり、端子Bが10−”のときはトラン・ゾスタ
25,26はオフされ、出力ノード28はフローティング状態である。
トランジスタ30.31から成る受信インバータは導体34を介して入力/出力
端子32に接続されるダートを有する。トランジスタ30.31は入力のための
ECL電圧レベルをトランシーバ回路16の入力端子Cに変換するように設計さ
れる。トランジスタ30はソースがvDDに接続されドレインは入力端子Cに接
続されている入力導体36に接続されているPチャンネルFETである。トラン
・クスタ31はソースが電圧vsl。
に接続されドレインが導体36に接続されているNチャンネルFETである。タ
ーミネーション抵抗RT11’! )ランジスタ38によシ回路にスイッチイン
され及び回路からスイッチアウトされる。トランジスタ38はそのダートが導体
40によシトランシーパ回路10のエネーブル出力りに接続されているNチャン
ネルFETである。トランジスタ38のソースはターミネーション抵抗RT、の
一端に接続され1、そのドレインは導体34゜35を介してターミネーション抵
抗の入力/出力端子32に接続される。ターミネーション抵抗Rア、の他端は電
源VB!lに接続される。
送信線14の他端はターミネーション抵抗で終端され、その他端はvBBに接続
される。ECL回路12は42で略図されたトランスミフタとECLレシーバ4
4を形成するECL電流スイッチとを含む。ECL )ランスミッタ42及びE
CLレシーバ44は典型的なECL電圧レベルで送信線14を介しデータ・ビッ
トを送受信する典型的な構造のものであるからこれ以上説明するのは差ひかえる
。
下記にターミネーション回路の典型的なパラメータの値を示す。
トランジスタ25,26.38のターンオン抵抗は夫夫的5Ωであり、送信線1
4及びターミネーション抵抗R71及びRア。のインピーダンスは夫々的50Ω
である。
典型的に導体50の送受信(T/R’)信号はCMOS集積回路装置10の中か
又はそこの回路の外部か適当なロジックによって供給され、トランシーバ回路1
6の送信状態を反映するか又は制御する。エネーブル出力りは送信線14からの
各データ・ビットの受信時間の典型的な20%の設定期間の間トランジスタ38
をターンオンするよう可能化する。従って、ターミネーション抵抗RT、は送信
線】4を介してECI、装置12からCMO810にデータ・ビットの先端を受
信するに十分な時間だけ導通する必要がある。その余の時間では、トランジスタ
38はターミネーション抵抗”TIがドライブされないようオープンに維持され
る。それはその入力がT/R信号を受信する導体50に接続されておシ、出力が
トランシーバ回路16のエネーブル端子りに接続されている単安定マルチ・ぐイ
ブレータ又はワンショット装置48によって行うことができる。従って。
T/R信号が可能化された後の設定期間中、エネーブル出力端子りは可能化され
てトランジスタ38をターンオンし、ターミネーション抵抗RT、を回路にスイ
ッチする。
C題S集積回路装置10はECL回路装置12に対する送信パスの複数の送信線
を接続することを要求するだけ多くのトランシーバ回路16及び入力/出力端子
を含めることができる。ターミネーション抵抗Rア、は物理的にはCMOS集積
回路装置10の内部に置いてよいが、インダクタL、によって表わされている/
母ツケージ・ビン・インダクタンスによって回路装置10から分離されないだろ
う。この設計は50オーム送信線及び関連するターミネーション抵抗に限定され
ず、送信線のいかなるインピーダンス値でも適用可能である。その上、選ばれる
電圧レベルは終端送信システムのいかなる電圧レベルのためにも使用することが
できる。
r −−−−コ
国際調査報告
国際調査報告
US8702718
Claims (1)
- 【特許請求の範囲】 1.送信線(14)を介して第2のトランシーバ装置(12)にデータ信号を送 信し、該装置(12)からデータ信号を受信するようにした第1のトランシーバ 装置(10)用のターミネータであつて、前記送信線(14)に接続され前記第 2のトランシーバ装置(12)にデータ信号を送信するトランスミッタ手段(2 5,26)と、前記送信線(14)に接続され前記第2のトランシーバ装置(1 2)からデータ信号を受信するレシーバ手段(30,31)と、前記送信線(1 4)に接続され前記送信線(14)の送信特性を改良するターミネーション抵抗 (RT1)とを含み、更に、前記ターミネーション抵抗(RT1)と前記送信線 (14)との間に接続され前記ターミネーション抵抗(RT1)が前記送信線( 14)に接続されている第1の閉状態と前記ターミネーション抵抗が前記送信線 (14)に接続されていない第2の開状態とを有するスイッチ手段(38)と、 前記スイッチ手段(38)に接続され前記レシーバ手段(30,31)が前記第 2のトランシーバ装置(12)からデータを受信する設定期間中前記スイッチ手 段(38)を前記第1の閉状態にする制御手段(48)とを含むことを特徴とす るターミネータ。 2.前記レシーバ手段(30,31)は受信時間中データを受信し、前記制御手 段は前記受信時間の開始後セット時間のための信号を発生するタイミング手段( 48)と、前記タイミング手段(48)と前記スイッチ手段(38)との間を接 続し前記スイッチ手段(38)を前記タイミング手段からの前記信号の発生中そ の第2の状態からその第1の状態に変化する接続手段とを含む請求の範囲1項記 載のターミネータ。 3.前記タイミング手段は単安定マルチバイブレータ(48)を含み、前記スイ クチ手段は前記単安定マルチバイブレータの出力に接続されたそのダートを有す る電界効果トランジスタ(38)を含む請求の範囲2項記載のターミネータ。 4.前記タイミング装置(48)の設定時間は前記第2のトランシーバ装置(1 2)からのデータ信号の受信時間の約20%てある請求の範囲2項記載のターミ ネータ。 5.前記トラニンスミッタ手段(25,26)はCMOS装置からECL装置に データ信号を送信するよう設計され、前記レシーバ手段(30,31)はECL 装置からのデータ信号を受信してCMOS装置用信号に変換するよう設計されを 請求の範囲2項記載のターミネータ。 6.前記ターミネータを前記送信線(14)に接続するピン手段(32)を含み 、前記ターミネーション抵抗(RT1)は前記ピン手段(32)が前記ターミネ ータ抵抗(RT1)と接続された送信線(14)との間にあるように前記ターミ ネーションに含まれている請求の範囲5項記載のターミネータ。
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LAPS | Cancellation because of no payment of annual fees |