JPH0148661B2 - - Google Patents
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Description
【発明の詳細な説明】
［発明の技術分野］
本発明は半導体集積回路装置、特に相補型のバ
ーテイカルバイポーラトランジスタと相補型
MOSトランジスタの両者を同一の半導体基板に
共存させた半導体集積回路装置およびその製造方
法に関する。
［発明の技術的背景およびその問題点］
バイポーラ型トランジスタと相補型MOSトラ
ンジスタ（以下、CMOSと言う）とを同一の半
導体基板上に共存させた半導体集積回路装置は、
一般にBi−CMOSと称されており、同一チツプ
内でのアナログ機能とデジタル機能の共存という
要求に応えるものとして登場した比較的新しい半
導体集積回路装置（IC）である。アナログ機能
とデジタル機能とを共存させたIC自体はI2L
（Intgrated Injection Logic）あるいはCMOSで
も構成されているがBi−CMOSの場合、アナロ
グ処理はアナログ機能に優れたバイポーラ素子
に、またデジタル処理はデジタル機能に優れた
CMOSに夫々分担させることによつてバイポー
ラ素子およびCMOS素子の双方の長所を兼備え
ることができるため、アナログ・デジタタル共存
ICの応用分野を拡大し得るものとして期待され
ている。
ところで、CMOS部分を含む上記Bi−CMOS
には、当然ながらラツチアツプ現象という
CMOSに特有の問題が内包されている。そして、
Bi−CMOSにおけるラツチアツプ現象を防止す
るためには、Bi−CMOSに固有の構造的要素を
も考慮しなければならない。この点に関し、電流
駆動能力の大きいバイポーラ型トランジスタを
CMOSと共存させると共に、前記ラツチアツプ
現象の防止にも有効な構造として第１図に示す
Bi−CMOSが提案されている（IBM Technical
Disclosure Bulletin；Vol.16、no.18 1974、
pp.2719〜2720）。
第１図において、１はｐ型シリコン基板であ
る。該シリコン基板１上には、ｐ型エピタキシヤ
ルシリコン層２が形成されている。そして、前記
基板１とエピタキシヤル層２の間には、両者に亘
る２種類の高濃度n+型埋込層３ａ，３ｂが形成
されている。また、前記エピタキシヤル層２の表
面からは夫々のn+型埋込層３ａ，３ｂに達する
ｎ型ウエル領域（以下、Ｎ−ウエルと言う）４
ａ，４ｂが形成されている。Ｎ−ウエル４ｂはバ
イポーラ型トランジスタ用の素子領域で、図示の
ようにバーテイカルタイプのnpnトランジスタ３
０が形成されている。このnpnトランジスタ３０
は、その周囲を取り囲むｐ型領域とのpn接合に
より他の素子から電気的に分離されている。もう
一方のＮ−ウエル４ａとこれに隣接するｐ型エピ
タキシヤル領域２はCMOS用の素子領域であり、
Ｎ−ウエル４ａにはｎチヤンネルMOS型トラン
ジスタ（nMOSFET）２０が、またｐ型エピタ
キシヤル領域にはｎチヤンネルMOS型トランジ
スタ（nMOSFET）１０が夫々形成されている。
なお、５はシリコン酸化膜である。
上記第１図のBi−CMOS構造では、Ｎ−ウエ
ル４ａの下に高濃度のn+型埋込層３ａが設けら
れているため、ラツチアツプ現象を引き起こす奇
生バイポーラトランジスタのうち、pMOSFET
２０の部分における縦方向の寄生pnpトランジス
タはhFEが小さくなつて動作しにくくなるから、
ラツチアツプ現象の防止に有効である。しかし、
CMOS部分で横方向に存在する寄生pnpトランジ
スタおよび寄生npnトランジスタの動作は防止さ
れない。しかも、二つのＮ−ウエル４ａおよび４
ｂと両ウエル間のｐ型領域とで構成される横方向
の寄生npnトランジスタは、n+型埋込層３ａ，３
ｂを設けた事によつて、むしろ動作し易くなつて
しまつている。
上述のように、第１図の構造もラツチアツプ現
象を完全に防止しうるものではなかつた。
また、上記の様にCMOSにおけるラツチアツ
プ現象の防止を一応考慮すると共にこれをバイポ
ーラトランジスタと共存させたBi−CMOSは知
られているが、バイポーラトランジスタとして相
補型のバーテイカルバイポーラトランジスタを共
存させたBi−CMOSは未だ知られていない。そ
して、相補型バイポーラトランジスタ無しで回路
構成したBi−CMOSには、一般的に次のような
欠点が存在する。
即ち、電源電圧を下げたときのOp−Ampのオ
ープンゲインが低下し、周波数特性も伸ばし難
い。また、電源電圧が下がつたときにはダイナミ
ツクレンジが取り離いという欠点がある。更に、
大電流、大出力、あるいは高速の出力段が構成し
難いという欠点を有している。
この様なことから、相補型のバーテイカルバイ
ポーラトランジスタとCMOSとを共存させたBi
−CMOSが強く要望されていた。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、相
補型のバーテイカルバイポーラトランジスタと
CMOSとを同一の半導体基板に共存させるとと
もに、CMOS部分を含むことによるラツチアツ
プ現象の発生を完全に防止できる半導体集積回路
装置とその製造方法を提供するものである。
〔発明の概要〕
本発明による半導体集積回路装置は、第１導電
型の半導体基板と、該半導体基板上を覆つて設け
られた第２導電型半導体層と、該第２導電型半導
体層と前記半導体基板との境界において選択的に
設けられたバイポーラトランジスタ用の二種類の
第２導電型高濃度埋込領域と、これら二種類の第
２導電型高濃度埋込領域の夫々を取り囲んで前記
半導体基板と前記第２導電型半導体層の境界に設
けられた第１導電型高濃度埋込領域と、該第１導
電型高濃度埋込領域に達して前記半導体層の表面
から選択的に設けられた第１の電気的分離領域
と、該第１の電気的分離領域で囲まれた二種類の
前記第２導電型半導体層の領域のうちの一方に該
領域をコレクタ領域として形成されたバーテイカ
ルバイポーラトランジスタと、前記第１の電気的
分離領域で囲まれたもう一方の前記第２導電型半
導体層の領域内において該領域と前記第２導電型
高濃度埋込領域との境界に設けられた第１導電型
高濃度埋込領域と、該第１導電型高濃度埋込領域
に達して前記第２導電型半導体層の表面から選択
的に形成され、前記第２導電型半導体層領域の一
部を取り囲んで設けられた第２の電気的分離領域
と、該第２の電気的分離領域で囲まれた第２導電
型領域をベースとして形成されたバーテイカルバ
イポーラトランジスタと、前記第１の電気的分離
領域の外側において前記第２導電型半導体層と前
記第１導電型半導体基板との境界に選択的に設け
られた第１導電型高濃度埋込領域および第２導電
型高濃度埋込領域と、このうちの第１導電型高濃
度埋込領域に達して前記第２導電型半導体層の表
面から選択的に設けられた第１導電型ウエル領域
と、該第１導電型ウエル領域に形成された第２導
電型チヤンネルMOS型トランジスタおよび前記
第１導電型高濃度分離領域の外側に設けられた第
２導電型高濃度埋込領域上の第２導電型半導体層
に形成された第１導電型チヤンネルMOS型トラ
ンジスタで構成される相補型MOSトランジスタ
とを具備したことを特徴とするものである。
上記本発明の半導体集積回路装置は、例えばｐ
型基盤を用いた場合、第２図に示すような概念的
な構造によつて表わされる。同図において、１は
ｐ型基板、２′はｎ型層である。両者の境界には
バイポーラトランジスタ用の二種類のn+型埋込
領域３ｂ，３ｃと、別のn+型埋込領域３ａが設
けられている。更に、バイポーラトランジスタ用
のn+型埋込領域３ｂ，３ｃの外側を取り囲むp+
型埋込領域６ｂと、その外側に別のp+型埋込領
域６ａが設けられている。ｎ型層２′の表面から
はp+型埋込領域６ｂに達する第１のp+型分離領
域７が設けられており、該第１の分離領域７に囲
まれたｎ型層のうち、n+型埋込領域３ｂ上のｎ
型層にはバーテイカルnpnトランジスタ３０が形
成されている。また、p+型分離領域７で囲まれ
たもう一つのｎ型層にはn+型埋込領域３との境
界にp+型埋込領域８が設けられており、該p+型
埋込領域８に達する第２のp+型分離領域９がｎ
型層の表面から選択的に設けられている。この第
２のp+型分離領域９は、第１のp+型分離領域７
から内側に離間すると共にｎ型層の一部を取囲ん
で設けられている。そして、前記p+型埋込領域
８をコレクタ領域とするバーテイカルpnpトラン
ジスタ４０が形成されている。他方、別のp+型
埋込領域６ａに達するＰ−ウエル４′がｎ型層
２′の表面から形成されており、該Ｐ−ウエル
４′にはnMOSFET１０が形成されている。ま
た、別のn+型埋込領域３ａ上のｎ型層には
pMOSFET２０が形成されている。
ところで、上記第１および第２のp+型分離領
域７，９は夫々の両側の半導体層を電気的に分離
する為のもので、この意味から第１および第２の
p+型分離領域は、例えば酸化物等から成る誘電
体層に置き変えても良い。その一例として、素子
分離に用いられているアイソプラナー構造を採用
しても良い。
第２図の構造と第１図の構造とを比較すれば明
らかなように、本発明のBi−CMOSでは、
CMOS部分において両方のMOSFET１０，２０
に夫々高濃度埋込領域６ａ，３ａが設けられてい
る。また、npnおよびpnpバーテイカルバイポー
ラトランジスタ３０，４０を周囲から電気的に分
離するためにp+型の高濃度領域６ｂ，７が設け
られているから、三つのn+型埋込領域３ａ，３
ｂ，３ｃ間には必ずp+型埋込領域６ｂが介在さ
れていることになる。後述のように、この特徴に
よつて本発明によるBi−CMOSはラツチアツプ
現象を略完全に防止することができる。更に、上
記第２図のBi−CMOSでは、第１図のBi−
CMOSには存在しないpnpバーテイカルバイポー
ラトランジスタ４０が他の素子１０，２０，３０
と整合性良く共存されており、この結果、相補型
バイポーラトランジスタをCMOSと共存させた
Bi−CMOSの出現に対する要求に応え得ること
となつた。
なお、後述の実施例のように、第２図において
nMOSFET１０とpMOSFET２０の位置を入替
え、p+型埋込領域６ｂの一部をnMOSFET１０
部分のp+型埋込領域６ａで兼用する様にしても
よい。また、この場合には、第１のｐ型分離領域
７の一部をＰ−ウエル４′内に形成し、Ｐ−ウエ
ル４′の電位を取出す手段を兼ねるようにしても
よい。また、第２のp+型分離領域９で囲まれた
ｎ型領域はpnpバーテイカルバイポーラトランジ
スタ４０のベース領域となるから、その不純物濃
度を制御する為に、この領域をＮ−ウエルとする
のが望ましい。
次に、本発明による半導体集積回路装置の製造
方法は、第１導電型を有する半導体基板の表層に
第２導電型不純物を選択的にドープすることによ
り、バイポーラトランジスタ用の二種類の第２導
電型高濃度埋込領域およびMOSトランジスタ用
の第２導電型高濃度埋込領域を形成する工程と、
前記第１導電型半導体基板の表層に前記第２導電
型不純物よりも拡散係数の大きい第１導電型不純
物を選択的にドープすることにより、前記バイポ
ーラトランジスタ用の二種類の第２導電型高濃度
埋込領域の夫々を取り囲む第１導電型高濃度埋込
領域およびその外側にMOS型トランジスタ用の
第１導電型高濃度埋込領域を形成すると共に、前
記バイポーラトランジスタ用の二種類の第２導電
型高濃度埋込領域の一方には重ねて前記第１導電
型不純物をドープする工程と、これら種々の高濃
度埋込領域を形成した前記第１導電型半導体基板
上に第２導電型半導体層をエピタキシヤル成長さ
せる工程と、該第２導電型半導体層の表面から選
択的に第１導電型不純物を拡散することにより、
前記MOS型トランジスタ用の第１導電型高濃度
埋込領域に達する第１導電型ウエル領域を形成す
る工程と、前記第２導電型半導体層の表面から選
択的に第１導電型不純物を高濃度拡散するか、あ
るいは前記第２導電型半導体層を選択的に絶縁物
化することにより、前記バイポーラトランジスタ
用の二種類の第２導電型高濃度埋込領域の夫々を
取り囲んで形成された第１導電型高濃度埋込領域
に達する第１の電気的分離領域を形成すると共
に、前記エピタキシヤル成長工程等の熱処理によ
り前記バイポーラトランジスタ用の第２導電型高
濃度埋込領域の一方に重ねてドープされた第１導
電型不純物がエピタキシヤル層中にオートドープ
して形成された第１導電型高濃度埋込領域に達
し、かつ前記第２導電型半導体層の領域を取囲む
第２の電気的分離領域を形成する工程と、前記第
１の電気的分離領域に囲まれた第２導電型領域の
うちの前記第１導電型高濃度埋込領域が形成され
なかつた方には該領域をコレクタ領域とするバー
テイカルバイポーラトランジスタを、また前記第
１導電型高濃度埋込領域が形成された方にはこの
高濃度埋込領域をコレクタ領域とするバーテイカ
ルバイポーラトランジスタを形成すると共に、前
記MOS型トランジスタ用第２導電型高濃度埋込
領域上の第２導電型半導体層および前記第１導電
型ウエル領域には夫々相補型MOSトランジスタ
を構成する第１導電型チヤンネルMOS型トラン
ジスタまたは第２導電型チヤンネルMOS型トラ
ンジスタを形成する工程とを具備したことを特徴
とするものである。
例えばｐ型基板を用いて上記本発明の製造方法
を実施することにより、第２図の構造を得ること
ができる。この場合、第１および第２のp+型分
離領域７，９あるいはＰ−ウエル４′を形成する
に際して既にp+型埋込領域６ａ，６ｂが形成さ
れているから、該埋込領域６ａ，６ｂが無い場合
に較べれば、分離領域７およびＰ−ウエル４′を
形成するための不純物拡散工程を低温かつ短時間
で行なうことができる。従つて、各素子領域下の
高濃度埋込領域３ａ，３ｂ，３ｃ，６ａからｎ型
層２′への不純物の外方拡散を低く抑えることが
でき、各トランジスタ１０，２０，３０，４０の
素子領域における不純物濃度を安定に制御するこ
とができる。この結果、高性能の相補型バーテイ
カルバイポーラトランジスタと特性の安定な
CMOSとを共存させたBi−CMOSを得ることが
できる。
〔発明の実施例〕
以下、第３図Ａ〜Ｍ、第４図を参照して本発明
の実施例を説明する。
実施例 １
() まず、1014〜1015atom／cm3の不純物濃度を
有する低濃度ｐ型シリコン基板１０１の表面
に、拡散マスク用絶縁膜として例えば熱酸化膜
を形成した後、該熱酸化膜をパターニングする
ことにより、n+型埋込領域予定部上に開孔部
を有する熱酸化膜パターン１０２を形成する。
次いで、この熱酸化膜パターン１０２をマスク
としてSbあるいはAs等のｎ型不純物を選択的
に熱拡散し、MOS型トランジスタ用のn+型埋
込領域１０３ａと、バイポーラトランジスタ用
の二種類のn+型埋込領域１０３ｂ，１０３ｃ
を形成する。通常、この熱拡散工程は酸化性雰
囲気下で行われるため、n+型埋込領域１０３
ａ，１０３ｂ，１０３ｃの表面はこの工程中に
成長した熱酸化膜１０４で覆われる（第３図Ａ
図示）。
() 次に、熱酸化膜パターン１０２に再度パタ
ーニングを施してｐ型埋込領域予定部上に開孔
部を有する熱酸化膜パターン１０２′とすると
共に、n+型埋込領域１０３ｃ上を覆う熱酸化
膜１０４のみを選択的に除去する。続いて、二
つの熱酸化膜１０４，１０２′をマスクとして
ボロン等のｎ型不純物を選択的に拡散すること
により、バイポーラトランジスタ用のn+型埋
込領域１０３ｂ，１０３ｃの外側を取囲むp+
型埋込領域１０５ａとMOS型トランジスタ用
のp+型埋込領域１０５ｂを形成すると共に、
n+型不純物領域１０３ｃには重ねてｐ型不純
物をドープする（第３図Ａ図示）。
なお、図示の様にn+型埋込領域１０３ｃは
p+型埋込領域１０５ｂのみによつて完全に取
囲まれており、n+型埋込領域１０３ｂはp+型
埋込領域１０５ａ，１０５ｂの両者によつて完
全に取囲まれるようにする。
またｐ型不純物拡散の方法としては、図示の
ように、例えばボロンを含むシリカガラス膜
（通称BSG膜）１０６からの熱拡散あるいはボ
ロンのイオン注入により、1017〜1019／cm3程度
のp+型埋込領域１０５ａ，１０５ｂを形成す
る。
() 次に、シリコン基板１０１上の酸化膜１０
４，１０２′とBSG膜１０６を総て除去し、ｎ
型エピタキシヤルシリコン層１０７を成長させ
る（第３図ｃ図示）。
このときのｎ型エピタキシヤルシリコン層１
０７は、厚さ１〜5μｍ、比抵抗１〜５Ω・cm
程度とする。但し、この条件は一応の目安であ
り、種々の条件により適宜変更すべきものであ
る。
また、このエピタキシヤル成長の際、夫々の
高濃度埋込領域１０３ａ，１０３ｂ，１０３
ｃ，１０５ａ，１０５ｂからエピタキシヤル層
１０７中へ不純物が拡散されて来る。特に、
n+型埋込領域１０３ｃからはｎ型不純物のみ
ならず、重ねてドープされたｐ型不純物も拡散
され、しかもｐ型不純物の方が拡散係数が大き
いため、n+型埋込領域１０３ｃ上にはこれに
接してp+型埋込領域１０８が形成される。
なお、n+型埋込領域１０３ａ上には
pMOSFETTが、p+型埋込領域１０５ａ上には
nMOSFETが形成され、またn+型埋込領域１
０３ｂ上にはバーテイカルnpnトランジスタ
が、n+型埋込領域１０３ｃ上にはバーテイカ
ルpnpトランジスタが夫々形成されることにな
る。
() 次に、例えば次のような方法により
MOSFET用のＰ−ウエル領域およびバーテイ
カルpnpトランジスタのベース領域となるＮ−
ウエルを形成する。即ち、エピタキシヤルシリ
コン層１０７の表面に、膜厚約1000Åの熱酸化
膜１０９を形成した後、該酸化膜を緩衝膜とし
てボロンをイオン注入することによりＰ−ウエ
ル形成用の拡散源を形成する。イオン注入の条
件は加速電圧150Kev、ドーズ量１〜５×
1012／cm2とするのが望ましい。続いて、1100〜
1200℃の高温でこの拡散源を熱拡散することに
よりＰ−ウエル１１０を形成する。次いで、燐
のイオン注入および熱拡散を行なうことにより
Ｎ−ウエル１１１を形成する（第３図Ｄ図示）。
なお、Ｐ−ウエル１１０およびＮ−ウエル１
１１を形成する為の熱工程は共有することが可
能である。
() 次に、選択的にボロンの高濃度拡散を行な
うことにより、バイポーラ型トランジスタ部分
を他の素子から電気的に分離するために必要な
第１のｐ型分離領域、即ち、p+型埋込領域１
０５ａに達するp+型分離領域１１２ａと、p+
型埋込領域１０５ｂに達するp+型分離領域１
１２ｂを形成する。同時に、Ｎ−ウエル１１１
に一部接してこれを取囲み、かつp+型埋込領
域１０８に達する第２のp+型分離領域１１３
を形成する。これら第１のp+型領域１１２ａ，
１１２ｂおよび第２のp+型分離領域１１３は、
例えば表面濃度1018〜1020／cm3程度で形成す
る。また、選択的に燐の高濃度拡散を行なうこ
とにより、n+型埋込領域１０３ｂに達するn+
型のコレクタ電極取出し領域１１４を形成する
（第３図Ｅ図示）。
なお、この実施例では、第１のp+型分離領
域１１２ａがＰ−ウエル１１０の電位取出し領
域を兼ねている。また、第２のp+型分離領域
１１３はバーテイカルpnpトランジスタを周囲
から電気的に分離すると共にそのコレクタ取出
し領域とする為のものである。
更に、図では省略してあるが、n+型埋込領
域１０３ａに達する電位取出し用のn+型拡散
領域も、コレクタ電極取出し領域１１４と同時
に形成する。
() 次に、エピタキシヤルシリコン層１０７の
表面に、熱酸化膜１１５と例えばCVD−シリ
コン窒化膜１１６のような非酸化性膜を順次積
層した後、この積層膜をパターンニングするこ
とにより、pMOSFETの素子領域予定部上を
覆う積層膜パターン１１７、nMOSFETの素
子領域予定部上を覆う積層膜パターン１１８、
バーテイカルnpnトランジスタの素子領域予定
部上を覆う積層膜パターン１１９，１１９′、
バーテイカルpnpトランジスタの素子領域予定
部上を覆う積層膜パターン１２０，１２０′を
夫々形成する。続いて、必要に応じCMOSの
フイールド領域となる部分に反転防止のための
チヤンネルカツト領域１２１，１２２を形成す
る（第３図Ｆ図示）。
この場合、pMOSFET部分のチヤンネルカ
ツト領域１２１は積層膜パターン１１７をマス
クとして燐等のｎ型不純物をイオン注入するこ
とにより形成し、またnMOSFET部分のチヤ
ンネルカツト領域１２２は積層膜パターン１１
８をマスクとしてボロン等のｐ型不純物をイオ
ン注入することにより形成する。このイオン注
入は交互に行ない、一方のMOSFET部分のイ
オン注入を行なうときには他方のMOSFET部
分および相補型バイポーラトランジスタ部分
を、例えばレジストパターン等でマスクして行
なう。
() 次に、積層膜パターン１１７，１１８，１
１９，１１９′，１２０，１２０′のシリコン窒
化膜１１６を耐酸化性マスクとしてエピタキシ
ヤル層１０７表面の選択酸化を行ない、夫々
0.7〜1.0μｍ程度の膜厚を有する素子分離用の
フイールド酸化膜１２３と、npnトランジスタ
用素子領域およびpnpトランジスタ用素子領域
内の分離酸化膜１２３′を形成する（第３図Ｇ
図示）。
なお、選択酸化は900〜1000℃の低温で行な
うのが望ましく、その際に雰囲気の気圧を上げ
れば酸化時間を短縮することができる。
また、エピタキシヤル層１０７が比較的薄い
場合には、第１および第２のp+型分離領域１
１２ａ，１１２ｂや第２のp+型分離領域１１
３を形成しなくとも、第４図に示す様に、フイ
ールド酸化膜１２３や分離酸化膜１２３′を各
埋込領域に達する様に深く形成することにより
誘電体分離が可能である。更に、エピタキシヤ
ル層１０７が厚い場合でも、フイールド酸化を
行なう前にシリコン基板１０１のフイールド部
分を選択的にエツチングし、然る後に熱酸化を
施した所謂アイソプラナー構造（埋め込みフイ
ールド酸化膜構造）とすることにより、フイー
ルド酸化膜等による同様の誘電体分離が可能と
なる。このアイソプラナー構造によれば半導体
層表面の平坦化が図られ、メタル配線の段切れ
問題を防止する上で有利に作用する。また、上
記の様な誘電体分離構造の場合には、高濃度分
離領域１０３ａ，１０５ａがフイールド酸化膜
下に接して存在する事になる為、反転防止用の
チヤンネルカツト領域１１７，１１８を形成し
なくてもCMOS部分のラツチアツプ現象を防
止する事ができる。
() 次に、露出された各素子領域表面を熱酸化
することにより、CMOSのゲート酸化膜とな
る熱酸化膜１２４を形成する。続いて、バーテ
イカルnpnトランジスタのp+型活性ベース領域
１２５を形成し、更に、必要に応じて
pMOSFETおよびnMOSFETの素子領域に閾
値電圧を制御するためのイオン注入１２６，１
２７を行なう（第３図Ｈ図示）。
なお、活性ベース領域１２５の形成は、フイ
ールド酸化膜１２３および分離酸化膜１２３′
をブロツキングマスクとし、ボロンをイオン注
入して拡散源を導入した後、1000℃程度の熱処
理を施して拡散することにより自己整合で形成
することができる。このときのイオン注入条件
を、例えばドーズ量５〜5.5×1013／cm2、加速
電圧40keVとすれば、活性ベース領域１２５の
シート抵抗を1kΩ／口とすることができる。
一方、COMSの閾値電圧を制御するためのイ
オン注入１２６，１２７は、pMOSFETおよ
びnMOSFETの何れについてもｐ型不純物ま
たはｎ型不純物の一方を用いて行なう場合もあ
り、また各MOSFET部分毎に夫々ｐ型または
ｎ型の不純物を深さ方向にコントロールして使
い分ける場合もある。このイオン注入の打ち分
ち方、あるいはイオン種の選択によつて、デイ
スプレツシヨン型（Ｄ−type）のMOS型トラ
ンジスタや埋込みチヤンネル型のMOS型トラ
ンジスタを形成でき、閾値電圧（Vth）の制御
が容易になる。
() 次に、第３図Ｉに示すように、バーテイカ
ルnpnトランジスタの素子領域において活性ベ
ース領域１２５上を覆う熱酸化膜１２４にエミ
ツタ拡散窓を開口した後、CVD法により不純
物がドープされていない厚さ約2500〜4000Å程
度の多結晶シリコン層１２８を全面に堆積させ
る。
続いて、該多結晶シリコン層１２８にｎ型不
純物を設定された濃度でドープすることによ
り、n+型多結晶シリコン層とする。該n+型化
された多結晶シリコン層１２８は、CMOSの
ゲート電極およびバーテイカルnpnトランジス
タのエミツタ電極を形成するために用いられる
ものである。この場合、n+型化された多結晶
シリコン層１２８の不純物濃度は、CMOSの
ゲート領域とバーテイカルnpnトランジスタの
エミツタ領域とで異ならせた方が良い。例え
ば、CMOSのゲート領域におけるシート抵抗
は30Ω／口以下、npnトランジスタのエミツタ
領域におけるシート抵抗は150Ω／口程度とす
るのがデイバイスの製造上および特性上望まし
い。これを実現する為には、多結晶シリコン層
１２８にドープされる不純物として、npnバイ
ポーラトランジスタのエミツタ領域に対しては
砒素を、CMOSのゲート領域に対しては燐あ
るいは燐および砒素の両者を用いるのが良い。
そして、この様な不純物ドープは、例えば次の
ようにして行なうことができる。
即ち、先ず不純物ドープされていない多結晶
シリコン層１２８上の全面を覆つて、膜厚約
5000ÅのCVD−SiO2膜を推積した後、これを
パターニングすることにより、第３図Ｉに示し
たようにCMOS部分に開孔部を有するCVD−
SiO2膜パターン１２９を形成する。続いて、
燐を含む炉管内において、900〜1000℃の高温
で多結晶シリコン層１２８に燐を高濃度にドー
プする。このときの燐濃度としては、１×
1021atom／cm3程度が望ましい。次に、残つて
いるCVD−SiO2膜パターン１２９を除去し、
全面に砒素をイオン注入する。続いて、CVD
法によつて多結晶シリコン層１２８の全表面を
再度SiO2膜あるいはSiO2膜とシリコン窒化膜
との積層膜（図示せず）で覆い、イオン注入さ
れた砒素を900〜950℃の温度で熱拡散すること
により、均一に不純物ドープされたｎ型の多結
晶シリコン層とする。
なお、前記砒素のイオン注入を５〜10×
1015／cm2のドーズ量で行なえば、バーテイカル
npnトランジスタのエミツタ電極となる部分で
の不純物濃度を３×1020atom／cm3程度に設定
することができる。
() 次に、砒素の熱拡散時に用いた前記図示し
ないSiO2膜またはSiO2膜とシリコン窒化膜と
の積層膜をパターンニングすることにより、
CMOSのゲート電極予定部上を覆う絶縁膜パ
ターン１３０，１３１、およびnpnバイポーラ
トランジスタのエミツタ電極予定部上を覆う絶
縁膜パターン１３２を形成する。続いて、これ
ら絶縁膜パターン１３０，１３１，１３２をマ
スクとする選択エツチングにより、ｎ型化され
た多結晶シリコン層１２８をパターンニング
し、pMOSFETのゲート電極１３３、
nMOSFETのゲート電極１３４、npnバイポー
ラトランジスタのエミツタ電極１３５等の多結
晶シリコン配線層を形成する。更に、絶縁膜パ
ターン１３０，１３２をマスクとしたボロンの
選択的ドープを行ない、pMOSFETのソース、
ドレイン１３８，１３８′、バーテイカルnpn
トランジスタのｐ型外部ベース領域１３９、バ
ーテイカルpnpトランジスタのp+型エミツタ領
域１４０およびp+型コレクタコンタクト領域
１４１を形成する（第３図Ｊ図示）。
なお、ボロンの選択的ドープについては、
nMOSFET部分およびnpnトランジスタのコレ
クタ取出し領域１１４上をレジスト等でマスク
し、またＮ−ウエル１１１上もエミツタ領域１
４０の形成予定部上に開孔部を有するレジスト
パターンでマスクしてボロンをイオン注入（１
〜３×1015／cm3）することにより行なう。その
際、フイールド酸化膜１２３、ゲート電極１３
６、分離酸化膜１２３′、エミツタ電極１３５
がブロツキングマスクとなり、ボロンはバーテ
イカルpnpトランジスタのp+型エミツタ領域１
４０部分を除いて、自己整合で所定領域に選択
的にドープされる。
(XI) 次に、絶縁膜パターン１３０，１３１，１
３２を除去し、多結晶シリコン配線層１３３，
１３４，１３５…の表面に熱酸化膜１３６を成
長させる。この熱処理によつてエミツタ電極１
３５から活性ベース領域１２５内に砒素がドー
プされ、n+型エミツタ領域１３７が形成され
る。続いて、砒素の選択的ドープを行なうこと
より、nMOSFETにおけるn+型のソース、ド
レイン領域１４２，１４２′、バーテイカル
npnトランジスタのn+型コレクタコンタクト領
域１４３、バーテイカルpnpトランジスタのn+
型外部ベース領域（ベースコンタクト領域）１
４４を形成する（第３図Ｋ図示）。
なお、砒素の選択的ドープについては、
pMOSFET部分およびnpnトランジスタの活性
ベース領域１２５上をレジスタ等でマスクし、
またバーテイカルpnpトランジスタ部分もn+型
外部ベース領域１４４の形成予定部上に開孔部
を有するレジストパターンでマスクして、砒素
をイオン注入（１〜３×1015／cm3）することに
より行なう。この場合にも、フイールド酸化膜
１２３、ゲート電極１３６、分離酸化膜１２
３′がブロツキングヤマスクとなり、砒素はバ
ーテイカルpnpトランジスタの外部ベース領域
１４４となる部分を除き、自己整合で所定の領
域に選択的にドープされる。
上記砒素のイオン注入の後、900〜1000℃の
高温にてアニールを行なうことにより、所期の
n+型不純物領域１４２，１４２′，１４３，１
４４が形成される。
(XII) 次に、CVD法により燐添加SiO2（PSG）、
ボロン添加SiO2（BSG）等からなるパツシベー
シヨン膜１４５を全面に推積した後、選択エツ
チングにより、CMOSおよび相補型バーテイ
カルバイポーラトランジスタのアルミニウム電
極を形成する部分にコンタクトホールを開孔す
る（第３図Ｌ図示）。
() 最後に、配線金属膜の蒸着およびパター
ニングを行うことにより金属配線１４６を形成
すれば、第３図Ｍに示すようにCMOSとバー
テイカル型npnバイポーラトランジスタとが共
存した半導体装置が完全する。
上記の様にして製造された第３図ＭのBi−
CMOSは、第２図について説明した本発明の
特徴的な構造を具備しており、ラツチアツプ現
象は次に述べるように略完全に防止される。
先ずpMOSFET部分に着目すると、p+型の
ソース、ドレイン領域１３８，１３８′をエミ
ツタ、ｎ型エピタキシヤル層およびn+型埋込
領域１０３ａをベース、ｐ型基板１０１をコレ
クタとする寄生pnpトランジスタは、一般的に
電流増幅率（hFE）の大きいバーテイカル型の
pnpトランジスタを形成するのが通常である
が、この場合にはベースに高濃度のｎ型埋込領
域１０３′が存在するため、hFEは十分に１より
も小さい。むしろ、p+型ソース、ドレイン領
域１３８，１３８′をエミツタ、ｎ型エピタキ
シヤル層をベース、Ｐ−ウエル１１０および
p+型埋込領域１０５ａをコレクタとするラテ
ラル型の寄生pnpトランジスタのhFEの方が大き
くなり、支配的になる。しかし、このラテラル
型の寄生pnpトランジスタの場合も、p+型拡散
層１３８，１３８′の拡散長が浅く、しかもチ
ヤンネルカツト用の燐のイオン注入層１２１の
存在によりベースの不純物濃度が高められてい
るから、そのhFEは容易に１以下に押え込むこ
とが出来る。他方、nMOSFET部分に着目し
てみると、この場合にはソース、ドレイン１４
２，１４２′をエミツタ、Ｐ−ウエル１１０を
ベースとし、pMOSFET部分のｎ型エピタキ
シヤル層およびn+型埋込領域１０３ａをコレ
クタとするラテラル型の寄生npnトランジスタ
が存在する。しかし、この寄生npnトランジス
タについても上述したのと同じ理由から、その
hFEを容易に１以下に押え込むことが出来る。
従つて、ラツチアツプ現象が発生する上での必
要条件、即ち、CMOS部分における寄生バイ
ポーラトランジスタの電流増幅率積＞１という
条件が満たされないことになり、ラツチアツプ
現象は有効かつ効果的に防止されることにな
る。
また、仮にCMOS部分における寄生バイポ
ーラトランジスタの電流増幅率積が１以上にな
つたとしても、n+型埋込領域１０３ａおよび
p+型埋込領域１０５ａの寄与により、CMOS
部分ではＰ−ウエルおよびｎ型エピタキシヤル
層の寄生抵抗が１〜２桁以上低く押え込まれて
いるから、ラツチアツプを直接的にトリガーす
る電位降下が抑制されてラツチアツプの発生が
防止される。同様の理由から、CMOS部分に
おいてｎ型エピタキシヤル層およびＰ−ウエル
の電位取出し端子下に、夫々高濃度のn+拡散、
p+拡散を形成しておけば、寄生抵抗を低減し
てラツチアツプを防止する上で有効である。
こうしてラツチアツプ現象が略完全に防止さ
れる他、上記のBi−CMOSはバイポーラトラ
ンジスタ部分が相補的になつており、npnおよ
びpnpの両方のバーテイカルバイポーラトラン
ジスタが含まれているため、回路構成上、種々
の大きな効果を引き出すことができる。例え
ば、電源電圧が低下した際のオペ・アンプ
（Op−Amp）のオープンループゲインが充分
取れる回路構成や、周波数の伸びが充分取れる
回路構成が可能である。また、ダイナミツクレ
ンジが確保出来る回路構成、電源電圧が下がつ
ても十分に大電流、大出力、高速の出力段回路
構成とすることができる効果がある。
更に、上記実施例の製造方法に示されるよう
に、ラツチアツプの防止に著効を奏する
CMOS部分のn+型埋込領域１０３ａ、p+型埋
込領域１０５ａは、夫々相補型バイポーラトラ
ンジスタ部分のn+型埋込領域１０３ｂ，１０
３ｃ、分離用のp+型埋込領域１０５ｂと同時
に形成することが出来、従つてプロセスの共有
を図つて効率的にBi−CMOSを製造できると
いう利点が得られる。また、バイポーラトラン
ジスタ部分の電気的分離に必要なp+型分離領
域１１２ａ，１１２ｂの形成に際し、p+型埋
込領域１０５ａ，１０５ｂが存在しない場合に
比較して単時間の低温プロセスで行なうことが
出来、従つてnpnトランジスタおよびpnpトラ
ンジスタの部分についても従来の高性能を全く
損うことなく、これをCMOSと共存させたBi
−CMOSを製造することができる。
実施例 ２
既述の様に、実施例１の製造方法ではバーテイ
カルpnpトランジスタのp+型エミツタ領域、n+型
外部ベース領域は自己整合で形成することが出来
ず、マスク合わせが必要であつた。この為、バー
テイカルpnpトランジスタ部分は不純物領域を自
己整合で形成し得る他の素子部分に比較して、マ
スク合せ余裕分だけ余計に寸法が大きくならざる
を得ず、Bi−CMOS全体の高集積化を阻害する
という問題が含まれている。
この実施例は実施例１のBi−CMOSにおいて、
バーテイカルpnpトランジスタ部分のp+型エミツ
タ領域およびn+型外部ベース領域をも自己整合
で形成し得る構造とその製造方法に係るものであ
る。
第４図はこの実施例になるBi−CMOSのバー
テイカルpnpトランジスタ部分を拡大して示す断
面図であり、CMOS部分およびバーテイカルnpn
トランジスタ部分の構造は実施例１の場合と同じ
である。なお、第３図Ａ〜Ｍに示したのと同じ部
分については同一の参照番号を付してある。図示
の様に、この実施例のBi−CMOSでは、バーテ
イカルpnpトランジスタのn+型外部ベース領域１
４４にオーミツクコンタクトして、不純物ドープ
された多結晶シリコン層からなるベース電極１３
６′が設けられている。また、p+型エミツタ領域
１４０は、片側が分離酸化膜１２３′に接した所
謂ウオールドエミツタ構造となつている。この様
な構造は、次に述べる製造方法の適用により、
p+型エミツタ領域１４０およびn+型外部ベース
領域１４４を自己整合で形成できるという利点を
有している。
即ち、実施例１につき、第３図Ｉで説明した多
結晶シリコン層１２８を推積する前に、バーテイ
カルnpnトランジスタ部分のエミツタ拡散窓と共
に、第３図に示されるバーテイカルpnpトランジ
スタの外部ベース拡散窓を開孔する。続いて、全
面に多結晶シリコン層１２８を推積した後、第３
図Ｉについて説明したのと同様にして、多結晶シ
リコン層１２８のCMOS部分には燐および砒素
を、相補型バイポーラトランジスタ部分には砒素
をドープする。
次に、第３図Ｊについて説明したのと同様にし
て上記ｎ型化された多結晶シリコン層１２８をパ
ターンニングするが、その際にCMOSのゲート
電極１３３，１３４およびバーテイカルnpnトラ
ンジスタのエミツタ電極１３５と共に、第３図に
示したバーテイカルpnpトランジスタのベース電
極１３５′を形成する。当然ながら、このベース
電極１３５′はエミツタ電極１３５と同じく砒素
ドープによりｎ型化されている。続いて、これら
多結晶シリコンパターン１３３，１３４，１３
５，１３５′…の表面に熱酸化膜１３６を成長さ
せる。このときの熱処理によつて、エミツタ電極
１３５およびベース電極１３５′からそれぞれの
拡散窓を通して砒素の熱拡散が生じ、その結果、
バーテイカルnpnトランジスタのn+型エミツタ領
域が形成されると同時に、第４図に示したバーテ
イカルpnpトランジスタのｎ型外部ベース領域１
４４が形成される。従つて、言うまでもなく、
pnpトランジスタのn+型外部ベース領域１４４は
npnトランジスタのn+型エミツタ領域１３７と同
じく自己整合で形成される。
次に、バーテイカルpnpトランジスタ上をレジ
スト等でマスクすることなく、実施例１で説明し
たのと同じ条件でボロンのイオン注入を行ない、
更に後で熱アニールを施すことにより、
pMOSFETのソース、ドレイン１３８，１３
８′、バーテイカルnpnトランジスタの外部ベー
ス領域１３９と共に、バーテイカルpnpトランジ
スタのp+型エミツタ領域１４０、p+型コレクタ
コンタクト領域１４１を形成する。その際、第３
図から明らかな様に、バーテイカルpnpトランジ
スタ部分ではボロンのイオン注入がフイールド酸
化膜１２３、分離酸化膜１２３′に加えてベース
電極１３５′をブロツキングマスクとして行われ、
従つてボロンは自己整合で所定領域にドープされ
る。その後、実施例１と同様に行なえば、バーテ
イカルpnpトランジスタ部分が第４図の構造を有
し、他の部分は第３図Ｍと同じ構造を有するBi
−CMOSが得られる。こうして、この実施例に
よればバーテイカルpnpトランジスタ部分につい
ても各不純物領域を自己整合で形成し、デイバイ
ス寸法を縮小することが可能である。
なお、上記の説明ではバーテイカルpnpトラン
ジスタのベース電極１３５′に、バーテイカル
npnトランジスタのエミツタ電極１３５と同じ不
純物をドープした場合に関するものである。も
し、ベース電極１３５′にドープされる不純物を
CMOSのゲート電極１３３，１３４の場合と同
じ不純物で且つ同じ濃度とすると、第４図におい
てバーテイカルpnpトランジスタの外部ベース領
域は１４４で示すような浅いものではなく、１４
４′で示す様に深く形成される。そして、少数キ
ヤリアのベース領域への蓄積を低減し、デイバイ
スの高速化を図る為には、図中１４４′で示す様
に深い外部ベース領域を形成するのが望ましい。
ただし、この場合には深いn+型外部ベース領域
１４４′がp+型エミツタ領域１４０に接して形成
され易く、もし両者が接触することになれば、ベ
ースとエミツタ間の耐圧は著しく低下することと
なる。従つて、この場合には第４図における長さ
Ｌ、即ちベース電極１３５′が拡散窓から外方に
張出してボロンのイオン注入をブロツクし、エミ
ツタ領域１４０およびベースコンタクト領域１４
４′間の距離を規制し得る長さを、最適に設定す
る必要がある。
なお、この実施例で説明した構造および方法
は、Bi−CMOSにのみ適用可能なものではなく、
CMOSを含まずに相補型バイポーラトランジス
タのみを含む半導体装置についても同様に適用で
きるものである。
〔発明の効果〕
以上詳述したように、本発明によれば相補的バ
イポーラトランジスタとCMOSとを同一の半導
体基板に共存させると共に、CMOS部分を含む
ことによるラツチアツプ現象の発生を完全に防止
できる半導体集積回路装置を提供でき、またバイ
ポーラトランジスタおよびCMOSの何れの素子
についても高性能を維持しつつ、プロセスを共有
して効率的に前記半導体集積回路装置を製造でき
る等、顕著な得られるものである。 [Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit device, and particularly to a complementary vertical bipolar transistor and a complementary type vertical bipolar transistor.
The present invention relates to a semiconductor integrated circuit device in which both MOS transistors coexist on the same semiconductor substrate, and a method for manufacturing the same. [Technical background of the invention and its problems] A semiconductor integrated circuit device in which a bipolar transistor and a complementary MOS transistor (hereinafter referred to as CMOS) coexist on the same semiconductor substrate is
Generally referred to as Bi-CMOS, it is a relatively new semiconductor integrated circuit device (IC) that was introduced to meet the demand for coexistence of analog and digital functions within the same chip. The IC itself, which has both analog and digital functions, is an I2L
(Intgrated Injection Logic) or CMOS, but in the case of Bi-CMOS, analog processing uses bipolar elements with excellent analog functions, and digital processing uses bipolar elements with excellent digital functions.
Analog and digital coexistence can be achieved because the advantages of both bipolar elements and CMOS elements can be combined by assigning each part to CMOS.
It is expected that this technology will expand the range of IC applications. By the way, the above Bi-CMOS including the CMOS part
Naturally, there is a phenomenon called latch-up.
Contains problems specific to CMOS. and,
In order to prevent the latch-up phenomenon in Bi-CMOS, structural elements unique to Bi-CMOS must also be considered. In this regard, bipolar transistors with large current drive capability are used.
The structure shown in Figure 1 is effective for coexisting with CMOS and for preventing the latch-up phenomenon mentioned above.
Bi-CMOS has been proposed (IBM Technical
Disclosure Bulletin; Vol.16, no.18 1974,
pp.2719-2720). In FIG. 1, 1 is a p-type silicon substrate. A p-type epitaxial silicon layer 2 is formed on the silicon substrate 1. Two types of high concentration n + -type buried layers 3a and 3b are formed between the substrate 1 and the epitaxial layer 2. Further, from the surface of the epitaxial layer 2, an n - type well region (hereinafter referred to as N-well) 4 reaches each n + type buried layer 3a, 3b.
a, 4b are formed. The N-well 4b is an element region for a bipolar transistor, and as shown in the figure, a vertical type npn transistor 3
0 is formed. This npn transistor 30
is electrically isolated from other elements by a pn junction with the surrounding p-type region. The other N-well 4a and the p-type epitaxial region 2 adjacent thereto are element regions for CMOS,
An n-channel MOS transistor (nMOSFET) 20 is formed in the N-well 4a, and an n-channel MOS transistor (nMOSFET) 10 is formed in the p-type epitaxial region.
Note that 5 is a silicon oxide film. In the Bi-CMOS structure shown in FIG. 1 above, a heavily doped n + type buried layer 3a is provided under the N-well 4a, so that among the parasitic bipolar transistors that cause the latch-up phenomenon, the pMOSFET
Since the vertical parasitic pnp transistor in the part 20 becomes difficult to operate as h FE becomes small,
It is effective in preventing the latch-up phenomenon. but,
The operation of parasitic pnp transistors and parasitic npn transistors that exist laterally in the CMOS portion is not prevented. Moreover, two N-wells 4a and 4
The parasitic npn transistor in the lateral direction, which is composed of the p-type region between both wells, is formed by the n + type buried layers 3a, 3
In fact, the provision of b has made it easier to operate. As mentioned above, the structure shown in FIG. 1 could not completely prevent the latch-up phenomenon. Furthermore, as mentioned above, Bi-CMOS is known in which the latch-up phenomenon in CMOS is taken into consideration and coexisted with a bipolar transistor, but Bi-CMOS in which a complementary vertical bipolar transistor coexists as a bipolar transistor is known. -CMOS is still unknown. Bi-CMOS circuits configured without complementary bipolar transistors generally have the following drawbacks. That is, the open gain of the Op-Amp decreases when the power supply voltage is lowered, and it is difficult to improve the frequency characteristics. Another drawback is that the dynamic range is removed when the power supply voltage drops. Furthermore,
It has the disadvantage that it is difficult to construct a large current, large output, or high speed output stage. For this reason, Bi
-CMOS was strongly requested. [Object of the Invention] The present invention has been made in view of the above circumstances, and is a complementary vertical bipolar transistor.
An object of the present invention is to provide a semiconductor integrated circuit device and a method for manufacturing the same, which can coexist with CMOS on the same semiconductor substrate and completely prevent the occurrence of latch-up phenomenon due to the inclusion of a CMOS portion. [Summary of the Invention] A semiconductor integrated circuit device according to the present invention includes: a semiconductor substrate of a first conductivity type; a semiconductor layer of a second conductivity type provided to cover the semiconductor substrate; Two types of second conductivity type high concentration buried regions for bipolar transistors are selectively provided at the boundary with the semiconductor substrate, and the semiconductor is surrounded by two types of second conductivity type high concentration buried regions, respectively. a first conductivity type high concentration buried region provided at the boundary between the substrate and the second conductivity type semiconductor layer; and a first conductivity type high concentration buried region provided selectively from the surface of the semiconductor layer reaching the first conductivity type high concentration buried region. a first electrically isolated region; and a vertical shape formed in one of the two types of regions of the second conductivity type semiconductor layer surrounded by the first electrically isolated region, with the region as a collector region. Provided within a region of the other second conductivity type semiconductor layer surrounded by the bipolar transistor and the first electrical isolation region, at the boundary between the region and the second conductivity type high concentration buried region. a first conductivity type high concentration buried region; a first conductivity type high concentration buried region reaching the first conductivity type high concentration buried region and selectively formed from the surface of the second conductivity type semiconductor layer; a vertical bipolar transistor formed based on a second conductivity type region surrounded by the second electrical isolation region; a first conductivity type high concentration buried region and a second conductivity type high concentration buried region selectively provided at the boundary between the second conductivity type semiconductor layer and the first conductivity type semiconductor substrate outside the target isolation region; a first conductivity type well region that reaches the first conductivity type high concentration buried region and is selectively provided from the surface of the second conductivity type semiconductor layer; and a first conductivity type well region formed in the first conductivity type well region. a channel MOS type transistor of a second conductivity type, and a first conductivity type formed in a second conductivity type semiconductor layer on a second conductivity type high concentration buried region provided outside the first conductivity type high concentration isolation region; The device is characterized in that it includes a complementary MOS transistor constituted by a type channel MOS type transistor. The semiconductor integrated circuit device of the present invention is, for example, p
When a type base is used, it is represented by a conceptual structure as shown in FIG. In the figure, 1 is a p-type substrate and 2' is an n-type layer. Two types of n + type buried regions 3b and 3c for bipolar transistors and another n + type buried region 3a are provided at the boundary between the two. Furthermore, a p + area surrounding the outside of the n + type buried regions 3b and 3c for bipolar transistors
A mold buried region 6b and another p + type buried region 6a are provided outside the mold buried region 6b. A first p + type isolation region 7 reaching the p + type buried region 6b from the surface of the n type layer 2' is provided, and of the n type layer surrounded by the first isolation region 7, n on the n + type embedded region 3b
A vertical npn transistor 30 is formed in the mold layer. Further, in another n-type layer surrounded by the p + -type isolation region 7, a p + -type buried region 8 is provided at the boundary with the n + -type buried region 3, and the p + -type buried region 8 is provided in the other n-type layer surrounded by the p + -type isolation region 7. The second p + type isolation region 9 reaching the region 8 is n
It is selectively provided from the surface of the mold layer. This second p + type isolation region 9 is similar to the first p + type isolation region 7
The layer is spaced inward from the layer and surrounds a part of the n-type layer. A vertical pnp transistor 40 is formed in which the p + type buried region 8 is used as a collector region. On the other hand, a P-well 4' reaching another p + type buried region 6a is formed from the surface of the n-type layer 2', and an nMOSFET 10 is formed in the P-well 4'. In addition, in the n-type layer on another n + type buried region 3a,
A pMOSFET 20 is formed. By the way, the first and second p + type isolation regions 7 and 9 are for electrically isolating the semiconductor layers on both sides, and in this sense, the first and second p + type isolation regions 7 and 9 are
The p + type isolation region may be replaced by a dielectric layer made of, for example, oxide. As an example, an isoplanar structure used for element isolation may be adopted. As is clear from comparing the structure of FIG. 2 with the structure of FIG. 1, the Bi-CMOS of the present invention has
Both MOSFETs 10 , 20 in the CMOS part
High-concentration buried regions 6a and 3a are provided in the respective regions. Furthermore, since the p + type high concentration regions 6b and 7 are provided to electrically isolate the npn and pnp vertical bipolar transistors 30 and 40 from the surroundings, the three n + type buried regions 3a and 3
A p + type buried region 6b is always interposed between b and 3c. As will be described later, due to this feature, the Bi-CMOS according to the present invention can almost completely prevent the latch-up phenomenon. Furthermore, in the Bi-CMOS shown in Fig. 2 above, the Bi-CMOS shown in Fig. 1
A pnp vertical bipolar transistor 40, which does not exist in CMOS, is connected to other elements 10 , 20 , 30.
As a result, complementary bipolar transistors can coexist with CMOS.
This enabled us to meet the demands for the emergence of Bi-CMOS. In addition, as in the embodiment described later, in FIG.
The positions of nMOSFET 10 and pMOSFET 20 are swapped, and a part of p + type buried region 6b is replaced with nMOSFET 10.
The p + type buried region 6a of the portion may also be used. Further, in this case, a part of the first p-type isolation region 7 may be formed within the P-well 4' to also serve as a means for extracting the potential of the P-well 4'. Furthermore, since the n-type region surrounded by the second p + type isolation region 9 becomes the base region of the pnp vertical bipolar transistor 40 , in order to control its impurity concentration, this region is made into an N-well. is desirable. Next, in the method for manufacturing a semiconductor integrated circuit device according to the present invention, two types of second conductivity for bipolar transistors are formed by selectively doping a second conductivity type impurity into the surface layer of a semiconductor substrate having a first conductivity type. forming a type heavily doped buried region and a second conductivity type heavily doped buried region for the MOS transistor;
By selectively doping the surface layer of the first conductivity type semiconductor substrate with a first conductivity type impurity having a larger diffusion coefficient than the second conductivity type impurity, two types of second conductivity type high concentrations for the bipolar transistor are formed. A first conductivity type high concentration buried region surrounding each of the buried regions and a first conductivity type high concentration buried region for a MOS transistor are formed outside the first conductivity type high concentration buried region, and two types of second conductivity for the bipolar transistor are formed. doping one of the type high concentration buried regions with the first conductivity type impurity, and doping a second conductivity type semiconductor layer on the first conductivity type semiconductor substrate on which these various high concentration buried regions are formed. By epitaxially growing the semiconductor layer and selectively diffusing the first conductivity type impurity from the surface of the second conductivity type semiconductor layer,
forming a first conductivity type well region reaching the first conductivity type high concentration buried region for the MOS transistor; and selectively applying first conductivity type impurities to a high concentration from the surface of the second conductivity type semiconductor layer. A first conductive layer is formed surrounding each of the two types of second conductive type high concentration buried regions for the bipolar transistor by diffusion or selectively insulating the second conductive type semiconductor layer. A first electrical isolation region reaching the type heavily doped buried region is formed, and is doped to overlap one of the second conductivity type heavily doped buried regions for the bipolar transistor by heat treatment such as the epitaxial growth step. a second electrically isolated region that reaches a first conductivity type high concentration buried region formed by autodoping the first conductivity type impurity into the epitaxial layer and surrounds a region of the second conductivity type semiconductor layer; of the second conductivity type regions surrounded by the first electrical isolation region, in which the first conductivity type high concentration buried region is not formed, the region is used as a collector region. A vertical bipolar transistor having the first conductivity type high concentration buried region as a collector region is formed on the side where the first conductivity type high concentration buried region is formed, and a vertical bipolar transistor having the first conductivity type high concentration buried region as a collector region is formed. The second conductivity type semiconductor layer on the second conductivity type heavily doped buried region and the first conductivity type well region each have a first conductivity type channel MOS transistor or a second conductivity type channel MOS transistor constituting a complementary MOS transistor. The method is characterized by comprising a step of forming a MOS type transistor. For example, by implementing the manufacturing method of the present invention described above using a p-type substrate, the structure shown in FIG. 2 can be obtained. In this case, since the p + type buried regions 6a, 6b have already been formed when forming the first and second p + type isolation regions 7, 9 or the P-well 4', the buried regions 6a, 6b are already formed. Compared to the case without 6b, the impurity diffusion step for forming the isolation region 7 and the P-well 4' can be performed at a lower temperature and in a shorter time. Therefore, out-diffusion of impurities from the high concentration buried regions 3a, 3b, 3c, 6a under each element region to the n-type layer 2' can be suppressed to a low level, and each transistor 10 , 20 , 30 , 40 The impurity concentration in the element region can be stably controlled. The result is a high-performance complementary vertical bipolar transistor with stable characteristics.
It is possible to obtain Bi-CMOS that coexists with CMOS. [Embodiments of the Invention] Hereinafter, embodiments of the present invention will be described with reference to FIGS. 3A to 3M and FIG. 4. Example 1 () First, a thermal oxide film, for example, is formed as a diffusion mask insulating film on the surface of a low concentration p-type silicon substrate 101 having an impurity concentration of 10 14 to 10 15 atoms/cm 3 , and then the thermal oxidation film is By patterning the film, a thermal oxide film pattern 102 having an opening on the planned n + type buried region is formed.
Next, using this thermal oxide film pattern 102 as a mask, n-type impurities such as Sb or As are selectively thermally diffused to form an n + type buried region 103a for a MOS transistor and two types of n + type for a bipolar transistor. Mold embedding areas 103b, 103c
form. Usually, this thermal diffusion step is performed in an oxidizing atmosphere, so the n + type buried region 103
The surfaces of a, 103b, and 103c are covered with a thermal oxide film 104 grown during this process (Fig. 3A).
(Illustrated). () Next, the thermal oxide film pattern 102 is patterned again to form a thermal oxide film pattern 102' having an opening above the planned p-type buried region, and also covers the n + type buried region 103c. Only the thermal oxide film 104 is selectively removed. Next, by selectively diffusing n - type impurities such as boron using the two thermal oxide films 104 and 102' as masks, p +
While forming a type buried region 105a and a p + type buried region 105b for a MOS transistor,
The n + -type impurity region 103c is doped with p-type impurities (as shown in FIG. 3A). In addition, as shown in the figure, the n + type buried region 103c is
It is completely surrounded by only p + type buried region 105b, and n + type buried region 103b is completely surrounded by both p + type buried regions 105a and 105b. As a method for diffusing p-type impurities, as shown in the figure, for example, thermal diffusion from a silica glass film (commonly known as BSG film) 106 containing boron or boron ion implantation is used to diffuse p-type impurities of about 10 17 to 10 19 /cm 3 . + type buried regions 105a and 105b are formed. () Next, the oxide film 10 on the silicon substrate 101
4, 102' and the BSG film 106 are all removed, and
A type epitaxial silicon layer 107 is grown (as shown in FIG. 3c). At this time, the n-type epitaxial silicon layer 1
07 has a thickness of 1 to 5 μm and a specific resistance of 1 to 5 Ω・cm
degree. However, this condition is just a guideline and should be changed as appropriate depending on various conditions. Also, during this epitaxial growth, the respective high concentration buried regions 103a, 103b, 103
Impurities are diffused into the epitaxial layer 107 from the layers 105a, 105b. especially,
Not only the n - type impurity but also the superimposed p-type impurity is diffused from the n + type buried region 103c, and since the p-type impurity has a larger diffusion coefficient, the p-type impurity is diffused onto the n + type buried region 103c. A p + type buried region 108 is formed in contact with this. Note that on the n + type buried region 103a,
The pMOSFETT is on the p + type buried region 105a.
nMOSFET is formed, and n + type buried region 1
A vertical npn transistor is formed on the n + type buried region 103b, and a vertical pnp transistor is formed on the n + type buried region 103c. () Then, e.g.
P-well region for MOSFET and N-well region for vertical pnp transistor base region
Form a well. That is, after forming a thermal oxide film 109 with a thickness of about 1000 Å on the surface of the epitaxial silicon layer 107, boron ions are implanted using the oxide film as a buffer film to form a diffusion source for forming a P-well. . The conditions for ion implantation are an acceleration voltage of 150Kev and a dose of 1 to 5×.
It is desirable to set it to 10 12 /cm 2 . Then, 1100～
The P-well 110 is formed by thermally diffusing this diffusion source at a high temperature of 1200°C. Next, an N-well 111 is formed by ion implantation of phosphorus and thermal diffusion (as shown in FIG. 3D). In addition, P-well 110 and N-well 1
The thermal process for forming 11 can be shared. () Next, by selectively diffusing boron at a high concentration, the first p-type isolation region necessary for electrically isolating the bipolar transistor portion from other elements, that is, the p + type buried Including area 1
The p + type separation region 112a reaching 05a and the p +
P + type isolation region 1 reaching the mold embedding region 105b
12b is formed. At the same time, N-well 111
A second p + type isolation region 113 partially contacts and surrounds the p + type buried region 108 and reaches the p + type buried region 108 .
form. These first p + type regions 112a,
112b and the second p + type isolation region 113,
For example, it is formed at a surface concentration of about 10 18 to 10 20 /cm 3 . In addition, by selectively diffusing phosphorus at a high concentration, n +
A collector electrode extraction region 114 of the mold is formed (as shown in FIG. 3E). In this embodiment, the first p + type isolation region 112a also serves as a potential extraction region of the P-well 110. Further, the second p + type isolation region 113 is used to electrically isolate the vertical pnp transistor from the surroundings and to serve as its collector extraction region. Furthermore, although omitted in the figure, an n + -type diffusion region for potential extraction reaching the n + -type buried region 103 a is also formed at the same time as the collector electrode extraction region 114 . () Next, a thermal oxide film 115 and a non-oxidizing film such as a CVD-silicon nitride film 116 are sequentially laminated on the surface of the epitaxial silicon layer 107, and then this laminated film is patterned to form a pMOSFET. a laminated film pattern 117 covering the planned device region of the nMOSFET, a laminated film pattern 118 covering the planned device region of the nMOSFET,
Laminated film patterns 119, 119' covering the intended element region of the vertical NPN transistor;
Laminated film patterns 120 and 120' are respectively formed to cover the intended element region of the vertical PNP transistor. Subsequently, channel cut regions 121 and 122 for preventing inversion are formed in portions that will become CMOS field regions as necessary (as shown in FIG. 3F). In this case, the channel cut region 121 in the pMOSFET portion is formed by ion-implanting n-type impurities such as phosphorus using the laminated film pattern 117 as a mask, and the channel cut region 122 in the nMOSFET portion is formed by ion-implanting n-type impurities such as phosphorus using the laminated film pattern 117 as a mask.
It is formed by ion-implanting p-type impurities such as boron using 8 as a mask. This ion implantation is performed alternately, and when implanting ions into one MOSFET portion, the other MOSFET portion and complementary bipolar transistor portion are masked with, for example, a resist pattern. () Next, the laminated film patterns 117, 118, 1
The surface of the epitaxial layer 107 is selectively oxidized using the silicon nitride film 116 of 19, 119', 120, and 120' as an oxidation-resistant mask, respectively.
A field oxide film 123 for device isolation having a film thickness of about 0.7 to 1.0 μm and an isolation oxide film 123' in the device region for the npn transistor and the device region for the pnp transistor are formed (see FIG. 3G).
(Illustrated). Note that selective oxidation is desirably performed at a low temperature of 900 to 1000°C, and the oxidation time can be shortened by increasing the atmospheric pressure at that time. Furthermore, when the epitaxial layer 107 is relatively thin, the first and second p + type isolation regions 1
12a, 112b and the second p + type isolation region 11
3, dielectric isolation can be achieved by forming field oxide film 123 and isolation oxide film 123' deep enough to reach each buried region, as shown in FIG. Furthermore, even if the epitaxial layer 107 is thick, the field portion of the silicon substrate 101 is selectively etched before field oxidation, and then thermal oxidation is performed to create a so-called isoplanar structure (buried field oxide film structure). By doing so, similar dielectric isolation using a field oxide film or the like becomes possible. This isoplanar structure allows the surface of the semiconductor layer to be planarized, which is advantageous in preventing the problem of metal interconnections breaking. In addition, in the case of the dielectric isolation structure as described above, since the high concentration isolation regions 103a and 105a exist in contact with the bottom of the field oxide film, channel cut regions 117 and 118 are formed to prevent reversal. Even if it is not used, latch-up phenomenon in the CMOS part can be prevented. () Next, the exposed surface of each element region is thermally oxidized to form a thermal oxide film 124 that will become a CMOS gate oxide film. Subsequently, a p + type active base region 125 of a vertical npn transistor is formed, and further, as necessary,
Ion implantation 126,1 for controlling the threshold voltage in the device region of pMOSFET and nMOSFET
27 (as shown in FIG. 3H). Note that the active base region 125 is formed by forming the field oxide film 123 and the isolation oxide film 123'.
Using this as a blocking mask, boron ions are implanted to introduce a diffusion source, and then heat treatment is performed at about 1000° C. for diffusion, which allows formation in a self-aligned manner. If the ion implantation conditions at this time are, for example, a dose of 5 to 5.5×10 13 /cm 2 and an acceleration voltage of 40 keV, the sheet resistance of the active base region 125 can be set to 1 kΩ/hole.
On the other hand, ion implantation 126 and 127 for controlling the threshold voltage of COMS may be performed using either p-type impurity or n-type impurity for both pMOSFET and nMOSFET, and p In some cases, type or n-type impurities are controlled in the depth direction and used accordingly. Depending on the method of ion implantation or the selection of ion species, a depression type (D-type) MOS transistor or a buried channel type MOS transistor can be formed, and the threshold voltage (Vth) can be increased. Easier to control. () Next, as shown in FIG. 3I, an emitter diffusion window is opened in the thermal oxide film 124 covering the active base region 125 in the element region of the vertical NPN transistor, and then no impurity is doped by the CVD method. A polycrystalline silicon layer 128 having a thickness of approximately 2500 to 4000 Å is deposited over the entire surface. Subsequently, the polycrystalline silicon layer 128 is doped with an n-type impurity at a set concentration to form an n + type polycrystalline silicon layer. The n + -type polycrystalline silicon layer 128 is used to form a CMOS gate electrode and an emitter electrode of a vertical npn transistor. In this case, it is preferable that the impurity concentration of the n + -type polycrystalline silicon layer 128 be made different between the gate region of the CMOS and the emitter region of the vertical npn transistor. For example, it is desirable for the sheet resistance in the gate region of a CMOS to be 30 Ω/region or less, and for the sheet resistance in the emitter region of an NPN transistor to be approximately 150 Ω/region in terms of device manufacturing and characteristics. To achieve this, as impurities doped into the polycrystalline silicon layer 128, arsenic is used for the emitter region of the NPN bipolar transistor, and phosphorus or both phosphorus and arsenic is used for the gate region of the CMOS. It's good.
Such impurity doping can be performed, for example, as follows. That is, first, the entire surface of the polycrystalline silicon layer 128 that is not doped with impurities is covered, and a film thickness of approximately
After depositing a 5000 Å CVD-SiO 2 film, it is patterned to form a CVD-SiO 2 film with openings in the CMOS area as shown in Figure 3I.
A SiO 2 film pattern 129 is formed. continue,
The polycrystalline silicon layer 128 is doped with phosphorus at a high concentration in a furnace tube containing phosphorus at a high temperature of 900 to 1000°C. The phosphorus concentration at this time is 1×
Approximately 10 21 atoms/cm 3 is desirable. Next, the remaining CVD-SiO 2 film pattern 129 is removed,
Arsenic ions are implanted over the entire surface. Next, CVD
The entire surface of the polycrystalline silicon layer 128 is again covered with a SiO 2 film or a laminated film of an SiO 2 film and a silicon nitride film (not shown) by the method, and the ion-implanted arsenic is heated at a temperature of 900 to 950°C. By thermal diffusion, an n-type polycrystalline silicon layer is uniformly doped with impurities. Note that the arsenic ion implantation was performed at 5 to 10×
If done at a dose of 10 15 /cm 2 , vertical
The impurity concentration in the portion that becomes the emitter electrode of the npn transistor can be set to about 3×10 20 atoms/cm 3 . () Next, by patterning the SiO 2 film (not shown) or the laminated film of the SiO 2 film and silicon nitride film used during the thermal diffusion of arsenic,
Insulating film patterns 130 and 131 covering the intended gate electrode portion of the CMOS and an insulating film pattern 132 covering the intended emitter electrode portion of the NPN bipolar transistor are formed. Subsequently, the n- type polycrystalline silicon layer 128 is patterned by selective etching using these insulating film patterns 130, 131, and 132 as a mask, and the gate electrode 133 of the pMOSFET is formed.
Polycrystalline silicon wiring layers such as the gate electrode 134 of the nMOSFET and the emitter electrode 135 of the npn bipolar transistor are formed. Furthermore, selective doping with boron is performed using the insulating film patterns 130 and 132 as a mask, and the source of the pMOSFET,
Drain 138, 138', vertical npn
A p-type external base region 139 of the transistor, a p + -type emitter region 140 and a p + -type collector contact region 141 of the vertical pnp transistor are formed (as shown in FIG. 3J). Regarding selective doping of boron,
The nMOSFET part and the collector extraction region 114 of the npn transistor are masked with a resist, and the emitter region 1 is also masked on the N-well 111.
Boron ion implantation (1
~3×10 15 /cm 3 ). At that time, the field oxide film 123, the gate electrode 13
6. Isolation oxide film 123', emitter electrode 135
is the blocking mask, and boron is the p + type emitter region 1 of the vertical pnp transistor.
Except for the portion 40, predetermined regions are selectively doped in a self-aligned manner. (XI) Next, insulating film patterns 130, 131, 1
32 is removed, and the polycrystalline silicon wiring layer 133,
A thermal oxide film 136 is grown on the surfaces of 134, 135, . By this heat treatment, the emitter electrode 1
Arsenic is doped into the active base region 125 from 35 to form an n + type emitter region 137. Next, by selectively doping arsenic, the n + type source and drain regions 142, 142' and vertical regions of the nMOSFET are
n + type collector contact region 143 of npn transistor, n + of vertical pnp transistor
Mold external base area (base contact area) 1
44 (as shown in FIG. 3K). Regarding selective doping of arsenic,
Mask the pMOSFET part and the active base region 125 of the npn transistor with a resistor, etc.
Further, the vertical pnp transistor portion is also masked with a resist pattern having an opening above the portion where the n + type external base region 144 is planned to be formed, and arsenic ion implantation (1 to 3×10 15 /cm 3 ) is performed. . In this case as well, the field oxide film 123, the gate electrode 136, the isolation oxide film 12
3' serves as a blocking mask, and arsenic is selectively doped into predetermined regions in a self-aligned manner, except for the portion that will become the external base region 144 of the vertical PNP transistor. After the arsenic ion implantation, annealing is performed at a high temperature of 900 to 1000℃ to achieve the desired result.
n + type impurity regions 142, 142', 143, 1
44 is formed. (XII) Next, phosphorus-doped SiO 2 (PSG) was produced using the CVD method.
After depositing a passivation film 145 made of boron-doped SiO 2 (BSG) or the like on the entire surface, contact holes are formed by selective etching in the areas where the aluminum electrodes of the CMOS and complementary vertical bipolar transistors will be formed (third (Illustrated in Figure L). () Finally, a metal wiring 146 is formed by vapor deposition and patterning of a wiring metal film, thereby completing a semiconductor device in which a CMOS and a vertical npn bipolar transistor coexist as shown in FIG. 3M. Bi− of FIG. 3 M manufactured as above
The CMOS has the characteristic structure of the present invention described with reference to FIG. 2, and the latch-up phenomenon is almost completely prevented as described below. First, focusing on the pMOSFET part, a parasitic pnp transistor has p + type source and drain regions 138 and 138' as emitters, n type epitaxial layer and n + type buried region 103a as base, and p type substrate 101 as collector. , generally a vertical type with a large current amplification factor (h FE )
Usually, a pnp transistor is formed, but in this case h FE is sufficiently smaller than 1 because a heavily doped n-type buried region 103' is present in the base. Rather, the p + type source and drain regions 138, 138' are emitters, the n type epitaxial layer is the base, P-well 110 and
The h FE of the lateral type parasitic pnp transistor having the p + type buried region 105a as the collector becomes larger and becomes dominant. However, in the case of this lateral type parasitic pnp transistor as well, the diffusion length of the p + type diffusion layers 138, 138' is shallow, and the impurity concentration of the base is increased due to the presence of the phosphorus ion implantation layer 121 for channel cut. Therefore, h FE can be easily suppressed to 1 or less. On the other hand, if we focus on the nMOSFET part, in this case the source and drain 14
There is a lateral type parasitic npn transistor having an emitter at 2,142', a base at the P-well 110, and a collector at the n-type epitaxial layer of the pMOSFET portion and the n + type buried region 103a. However, for the same reason as mentioned above, this parasitic npn transistor
h FE can be easily suppressed to 1 or less.
Therefore, the necessary condition for the occurrence of the latch-up phenomenon, that is, the current amplification product of the parasitic bipolar transistor in the CMOS portion >1, is not satisfied, and the latch-up phenomenon can be effectively and effectively prevented. become. Moreover, even if the current amplification product of the parasitic bipolar transistor in the CMOS portion becomes 1 or more, the n + type buried region 103a and
Due to the contribution of the p + type buried region 105a, CMOS
Since the parasitic resistance of the P-well and the n-type epitaxial layer is suppressed by one or two orders of magnitude or more, the potential drop that directly triggers the latch-up is suppressed and the occurrence of the latch-up is prevented. For the same reason, in the CMOS part, high concentration n + diffusion,
Forming p + diffusion is effective in reducing parasitic resistance and preventing latch-up. In addition to almost completely preventing the latch-up phenomenon, the Bi-CMOS described above has complementary bipolar transistor parts and includes both npn and pnp vertical bipolar transistors. Various great effects can be brought out. For example, it is possible to create a circuit configuration that provides sufficient open-loop gain for an operational amplifier (Op-Amp) when the power supply voltage drops, or a circuit configuration that provides sufficient frequency expansion. Further, it is possible to have a circuit configuration that can ensure a dynamic range, and an output stage circuit configuration that can provide a sufficiently large current, large output, and high speed even when the power supply voltage decreases. Furthermore, as shown in the manufacturing method of the above example, it is highly effective in preventing latch-up.
The n + type buried region 103a and the p + type buried region 105a in the CMOS portion are respectively n + type buried regions 103b and 10 in the complementary bipolar transistor portion.
3c, it can be formed at the same time as the p + type buried region 105b for isolation, and therefore there is an advantage that Bi-CMOS can be efficiently manufactured by sharing the process. Furthermore, when forming the p + type isolation regions 112a and 112b necessary for electrical isolation of the bipolar transistor portion, it is possible to perform the process using a single-hour low temperature process compared to the case where the p + type buried regions 105a and 105b do not exist. Therefore, Bi
-CMOS can be manufactured. Example 2 As mentioned above, in the manufacturing method of Example 1, the p + type emitter region and the n + type external base region of the vertical pnp transistor could not be formed by self-alignment, and mask alignment was required. . For this reason, compared to other element parts where impurity regions can be formed by self-alignment, the vertical pnp transistor part has to be larger due to the mask alignment margin, which increases the overall integration of Bi-CMOS. This includes the problem of inhibiting the In this example, in the Bi-CMOS of Example 1,
The present invention relates to a structure in which a p + -type emitter region and an n + -type external base region of a vertical pnp transistor portion can also be formed in a self-aligned manner, and a manufacturing method thereof. Figure 4 is an enlarged cross-sectional view of the Bi-CMOS vertical pnp transistor part of this embodiment.
The structure of the transistor portion is the same as in the first embodiment. Note that the same parts as shown in FIGS. 3A to 3M are given the same reference numbers. As shown in the figure, in the Bi-CMOS of this embodiment, the n + type external base region 1 of the vertical pnp transistor
A base electrode 13 made of an impurity-doped polycrystalline silicon layer is in ohmic contact with 44.
6' is provided. Furthermore, the p + -type emitter region 140 has a so-called wall emitter structure in which one side is in contact with the isolation oxide film 123'. Such a structure can be created by applying the manufacturing method described below.
This has the advantage that the p + type emitter region 140 and the n + type external base region 144 can be formed in a self-aligned manner. That is, in Example 1, before estimating the polycrystalline silicon layer 128 described in FIG. 3I, the external base diffusion window of the vertical PNP transistor shown in FIG. Drill a hole. Subsequently, after depositing a polycrystalline silicon layer 128 on the entire surface, a third
The CMOS portion of polycrystalline silicon layer 128 is doped with phosphorous and arsenic, and the complementary bipolar transistor portion is doped with arsenic in a manner similar to that described with respect to FIG. Next, the n-type polycrystalline silicon layer 128 is patterned in the same manner as described with reference to FIG. At the same time, a base electrode 135' of the vertical pnp transistor shown in FIG. 3 is formed. Naturally, this base electrode 135', like the emitter electrode 135, is made n-type by doping with arsenic. Subsequently, these polycrystalline silicon patterns 133, 134, 13
A thermal oxide film 136 is grown on the surfaces of 5, 135', . Due to the heat treatment at this time, arsenic is thermally diffused from the emitter electrode 135 and the base electrode 135' through the respective diffusion windows, and as a result,
At the same time as the n + type emitter region of the vertical npn transistor is formed, the n type external base region 1 of the vertical pnp transistor shown in FIG.
44 is formed. Therefore, needless to say,
The n + type external base region 144 of the pnp transistor is
Like the n + type emitter region 137 of the npn transistor, it is formed in a self-aligned manner. Next, without masking the vertical pnp transistor with a resist or the like, boron ions were implanted under the same conditions as described in Example 1.
By further applying thermal annealing later,
pMOSFET source, drain 138, 13
8', together with the external base region 139 of the vertical NPN transistor, a p + type emitter region 140 and a p + type collector contact region 141 of the vertical PNP transistor are formed. At that time, the third
As is clear from the figure, in the vertical pnp transistor portion, boron ion implantation is performed using the field oxide film 123, the isolation oxide film 123', and the base electrode 135' as a blocking mask.
Therefore, boron is doped in a predetermined region in a self-aligned manner. Thereafter, by carrying out the same procedure as in Example 1, the vertical pnp transistor part has the structure shown in FIG. 4, and the other parts have the same structure as in FIG. 3M.
-CMOS can be obtained. In this manner, according to this embodiment, each impurity region can be formed in a self-aligned manner also in the vertical pnp transistor portion, and the device size can be reduced. In addition, in the above explanation, the base electrode 135' of the vertical PNP transistor is
This relates to the case where the emitter electrode 135 of the npn transistor is doped with the same impurity. If the impurity doped into the base electrode 135'
Assuming the same impurity and concentration as in the case of CMOS gate electrodes 133 and 134, the external base region of the vertical PNP transistor in FIG. 4 is not shallow as shown at 144, but 14
It is formed deeply as shown by 4'. In order to reduce the accumulation of minority carriers in the base region and increase the speed of the device, it is desirable to form a deep external base region as shown at 144' in the figure.
However, in this case, the deep n + type external base region 144' is likely to be formed in contact with the p + type emitter region 140, and if the two come into contact, the breakdown voltage between the base and emitter will drop significantly. becomes. Therefore, in this case, the length L in FIG. 4, that is, the base electrode 135' extends outward from the diffusion window to block boron ion implantation, and the emitter region 140 and the base contact region 14
It is necessary to optimally set the length that can regulate the distance between 4'. Note that the structure and method described in this example are not only applicable to Bi-CMOS;
The present invention can be similarly applied to semiconductor devices that do not include CMOS but only include complementary bipolar transistors. [Effects of the Invention] As detailed above, according to the present invention, a complementary bipolar transistor and a CMOS can coexist on the same semiconductor substrate, and a semiconductor can completely prevent the occurrence of the latch-up phenomenon due to the inclusion of a CMOS portion. It is possible to provide an integrated circuit device, and it is also possible to efficiently manufacture the semiconductor integrated circuit device by sharing processes while maintaining high performance for both bipolar transistors and CMOS elements. .
第１図は従来のBi−CMOSを示す断面図、第
２図は本発明によるBi−CMOSの構成の一例を
概念的に示す断面図、第３図Ａ〜Ｍは本発明の一
実施例になるBi−CMOSの製造工程を順を追つ
て示す断面図、第４図は本発明に於ける素子分離
の他の例を示す断面図、第５図は本発明の他の実
施例になるBi−CMOSにおいて、そのバーテイ
カルpnpトランジスタ部分を拡大して示す断面図
である。
１０１……ｐ型シリコン基板、１０３ａ，１０
３ｂ，１０３ｃ……n+型埋込領域、１０５ａ，
１０５ｂ……p+型埋込領域、１０７……ｎ型エ
ピタキシヤルシリコン層、１０８……p+型コレ
クタ領域、１１０……Ｐ−ウエル、１１１……Ｎ
−ウエル、１１２ａ，１１２ｂ……第１のp+型
分離領域、１１３……第２のp+型分離領域、１
１４……n+型コレクタ取出し領域、１２１，１
２２……チヤンネルカツト用イオン注入層、１２
３……フイールド酸化膜、１２３′……分離酸化
膜、１２４……熱酸化膜（ゲート酸化膜）、１２
５……活性ベース領域、１２６，１２７……チヤ
ンネルイオン注入層、１２８……多結晶シリコン
層、１３３，１３４……ゲート電極、１３５……
エミツタ電極、１３５′……ベース電極、１３８，
１４２……ソース領域、１３８′，１４２′……ド
レイン領域、１３９，１４４，１４４′……外部
ベース領域、１３７，１４０……エミツタ領域、
１４１，１４３……コレクタコンタクト領域、１
４５……パツシベーシヨン膜、１４６……金属電
極。
FIG. 1 is a sectional view showing a conventional Bi-CMOS, FIG. 2 is a sectional view conceptually showing an example of the structure of Bi-CMOS according to the present invention, and FIGS. 4 is a cross-sectional view showing another example of element isolation in the present invention, and FIG. 5 is a cross-sectional view showing the manufacturing process of Bi-CMOS according to another embodiment of the present invention. - In CMOS, it is a sectional view showing the vertical pnp transistor part in an enlarged manner. 101...p-type silicon substrate, 103a, 10
3b, 103c...n + type embedded region, 105a,
105b...p + type buried region, 107...n type epitaxial silicon layer, 108...p + type collector region, 110...P-well, 111...N
- Well, 112a, 112b...first p + type isolation region, 113...second p + type isolation region, 1
14...n + type collector extraction area, 121,1
22...Ion implantation layer for channel cut, 12
3...Field oxide film, 123'...Isolation oxide film, 124...Thermal oxide film (gate oxide film), 12
5... Active base region, 126, 127... Channel ion implantation layer, 128... Polycrystalline silicon layer, 133, 134... Gate electrode, 135...
Emitter electrode, 135'...Base electrode, 138,
142... Source region, 138', 142'... Drain region, 139, 144, 144'... External base region, 137, 140... Emitter region,
141, 143... Collector contact region, 1
45...passivation film, 146...metal electrode.
Claims (1)
を覆つて設けられた第２導電型半導体層と、該第
２導電型半導体層と前記半導体基板との境界にお
いて選択的に設けられたバイポーラトランジスタ
用の二種類の第２導電型高濃度埋込領域と、これ
ら二種類の第２導電型高濃度埋込領域の夫々を取
り囲んで前記半導体基板と前記第２導電型半導体
層の境界に設けられた第１導電型高濃度埋込領域
と、該第１導電型高濃度埋込領域に達して前記半
導体層の表面から選択的に設けられた第１の電気
的分離領域と、該第１の電気的分離領域で囲まれ
た二種類の前記第２導電型半導体層の領域のうち
の一方に該領域をコレクタ領域として形成された
バーテイカルバイポーラトランジスタと、前記第
１の電気的分離領域で囲まれたもう一方の前記第
２導電型半導体層の領域内において該領域と前記
第２導電型高濃度埋込領域との境界に設けられた
第１導電型高濃度埋込領域と、該第１導電型高濃
度埋込領域に達して前記第２導電型半導体層の表
面から選択的に形成され、前記第２導電型半導体
層領域の一部を取り囲んで設けられた第２の電気
的分離領域と、該第２の電気的分離領域で囲まれ
た第２導電型領域をベースとして形成されたバー
テイカルバイポーラトランジスタと、前記第１の
電気的分離領域の外側において前記第２導電型半
導体層と前記第１導電型半導体基板との境界に選
択的に設けられた第１導電型高濃度埋込領域およ
び第２導電型高濃度埋込領域と、このうちの第１
導電型高濃度埋込領域に達して前記第２導電型半
導体層の表面から選択的に設けられた第１導電型
ウエル領域と、該第１導電型ウエル領域に形成さ
れた第２導電型チヤンネルMOS型トランジスタ
および前記第１導電型高濃度分離領域の外側に設
けられた第２導電型高濃度埋込領域上の第２導電
型半導体層に形成された第１導電型チヤンネル
MOS型トランジスタで構成される相補型MOSト
ランジスタとを具備したことを特徴とする半導体
集積回路装置。 ２ 前記第１の電気的分離領域および前記第２の
電気的分離領域が、第１導電型の高濃度不純物領
域から成ることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３ 前記第１の電気的分離領域および前記第２の
電気的分離領域が、誘電体層から成ることを特徴
とする特許請求の範囲第１項記載の半導体集積回
路装置。 ４ 前記第１の電気的分離領域および前記第２の
電気的分離領域の一方が第１導電型の高濃度不純
物領域から成り、他方が誘電体層から成ることを
特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ５ 前記第１の電気的分離領域で囲まれたもう一
方の前記第２導電型半導体層の領域内において、
前記第２の電気的分離領域で囲まれた第２導電型
領域を第２導電型ウエル領域としたことを特徴と
する特許請求の範囲第１項、第２項、第３項、ま
たは第４項記載の半導体集積回路装置。 ６ 前記第１導電型ウエル領域下に設けられた第
１導電型の高濃度埋込領域の一部が、前記第１の
電気的分離領域下に設けられた第２導電型の高濃
度埋込領域の一部を兼ねていることを特徴とする
特許請求の範囲第１項、第２項、第３項、第４項
または第５項記載の半導体集積回路装置。 ７ 第１導電型を有する半導体基板の表層に第２
導電型不純物を選択的にドープすることにより、
バイポーラトランジスタ用の二種類の第２導電型
高濃度埋込領域およびMOSトランジスタ用の第
２導電型高濃度埋込領域を形成する工程と、前記
第１導電型半導体基板の表層に前記第２導電型不
純物よりも拡散係数の大きい第１導電型不純物を
選択的にドープすることにより、前記バイポーラ
トランジスタ用の二種類の第２導電型高濃度埋込
領域の夫々を取り囲む第１導電型高濃度埋込領域
およびその外側にMOS型トランジスタ用の第１
導電型高濃度埋込領域を形成すると共に、前記バ
イポーラトランジスタ用の二種類の第２導電型高
濃度埋込領域の一方には重ねて前記第１導電型不
純物をドープする工程と、これら種々の高濃度埋
込領域を形成した前記第１導電型半導体基板上に
第２導電型半導体層をエピタキシヤル成長させる
工程と、該第２導電型半導体層の表面から選択的
に第１導電型不純物を拡散することにより、前記
MOS型トランジスタ用の第１導電型高濃度埋込
領域に達する第１導電型ウエル領域を形成する工
程と、前記第２導電型半導体層の表面から選択的
に第１導電型不純物を高濃度拡散するか、あるい
は前記第２導電型半導体層を選択的に絶縁物化す
ることにより、前記バイポーラトランジスタ用の
二種類の第２導電型高濃度埋込領域の夫々を取り
囲んで形成された第１導電型高濃度埋込領域に達
する第１の電気的分離領域を形成すると共に、前
記エピタキシヤル成長工程等の熱処理により前記
バイポーラトランジスタ用の第２導電型高濃度埋
込領域の一方に重ねてドープされた第１導電型不
純物がエピタキシヤル層中にオートドープして形
成された第１導電型高濃度埋込領域に達し、かつ
前記第２導電型半導体層の領域を取囲む第２の電
気的分離領域を形成する工程と、前記第１の電気
的分離領域に囲まれた第２導電型領域のうちの前
記第１導電型高濃度埋込領域が形成されなかつた
方には該領域をコレクタ領域とするバーテイカル
バイポーラトランジスタを、また前記第１導電型
高濃度埋込領域が形成された方にはこの高濃度埋
込領域をコレクタ領域とするバーテイカルバイポ
ーラトランジスタを形成すると共に、前記MOS
型トランジスタ用第２導電型高濃度埋込領域上の
第２導電型半導体層および前記第１導電型ウエル
領域には夫々相補型MOSトランジスタを構成す
る第１導電型チヤンネルMOS型トランジスタま
たは第２導電型チヤンネルMOS型トランジスタ
を形成する工程とを具備したことを特徴とする半
導体集積回路装置の製造方法。 ８ 前記第２の電気的分離領域で取囲まれる第２
導電型半導体層領域部分に、その下の前記第１導
電型高濃度埋込領域に達する第２導電型ウエル領
域を形成する工程を具備したことを特徴とする特
許請求の範囲第７項記載の半導体集積回路装置の
製造方法。[Claims] 1. A semiconductor substrate of a first conductivity type, a semiconductor layer of a second conductivity type provided to cover the semiconductor substrate, and a semiconductor layer selected at a boundary between the semiconductor layer of the second conductivity type and the semiconductor substrate. The semiconductor substrate and the second conductivity type are surrounded by two types of second conductivity type high concentration buried regions for bipolar transistors provided in the semiconductor substrate, respectively. a first conductivity type high concentration buried region provided at the boundary of the semiconductor layer; and a first electrical isolation reaching the first conductivity type high concentration buried region and selectively provided from the surface of the semiconductor layer. a vertical bipolar transistor formed in one of the two types of regions of the second conductivity type semiconductor layer surrounded by the first electrical isolation region, with the region as a collector region; A first conductive type heavily doped buried region provided at the boundary between the second conductive type heavily doped region and the second conductive type semiconductor layer in the other region of the second conductive type semiconductor layer surrounded by the electrical isolation region. a buried region, which is selectively formed from the surface of the second conductive type semiconductor layer to reach the first conductive type high concentration buried region, and is provided to surround a part of the second conductive type semiconductor layer region. a second electrical isolation region; a vertical bipolar transistor formed based on a second conductivity type region surrounded by the second electrical isolation region; a first conductivity type high concentration buried region and a second conductivity type high concentration buried region selectively provided at the boundary between the second conductivity type semiconductor layer and the first conductivity type semiconductor substrate;
a first conductivity type well region reaching the conductivity type high concentration buried region and selectively provided from the surface of the second conductivity type semiconductor layer; and a second conductivity type channel formed in the first conductivity type well region. a first conductivity type channel formed in a second conductivity type semiconductor layer on a second conductivity type high concentration buried region provided outside the MOS type transistor and the first conductivity type high concentration isolation region;
1. A semiconductor integrated circuit device comprising a complementary MOS transistor composed of MOS transistors. 2. Claim 1, wherein the first electrical isolation region and the second electrical isolation region are comprised of a first conductivity type high concentration impurity region.
The semiconductor integrated circuit device described in . 3. The semiconductor integrated circuit device according to claim 1, wherein the first electrical isolation region and the second electrical isolation region are made of a dielectric layer. 4. One of the first electrical isolation region and the second electrical isolation region is comprised of a first conductivity type high concentration impurity region, and the other is comprised of a dielectric layer. The semiconductor integrated circuit device according to item 1. 5 in the other region of the second conductive type semiconductor layer surrounded by the first electrical isolation region,
Claim 1, 2, 3, or 4, characterized in that the second conductivity type region surrounded by the second electrical isolation region is a second conductivity type well region. The semiconductor integrated circuit device described in . 6. A part of the first conductivity type high concentration buried region provided under the first conductivity type well region is a second conductivity type high concentration buried region provided under the first electrical isolation region. The semiconductor integrated circuit device according to claim 1, 2, 3, 4, or 5, wherein the semiconductor integrated circuit device also serves as a part of the region. 7 A second conductivity type is provided on the surface layer of the semiconductor substrate having the first conductivity type.
By selectively doping conductivity type impurities,
forming two types of second conductivity type high concentration buried regions for bipolar transistors and a second conductivity type high concentration buried region for MOS transistors; By selectively doping the first conductivity type impurity having a larger diffusion coefficient than the type impurity, the first conductivity type heavily doped region surrounding each of the two types of second conductivity type heavily doped regions for the bipolar transistor is formed. The first transistor for MOS type transistor is located in the
forming a conductivity type high concentration buried region and doping the first conductivity type impurity in one of the two types of second conductivity type high concentration buried regions for the bipolar transistor; a step of epitaxially growing a second conductivity type semiconductor layer on the first conductivity type semiconductor substrate in which a high concentration buried region is formed; and selectively doping a first conductivity type impurity from the surface of the second conductivity type semiconductor layer. By diffusing the
forming a first conductivity type well region reaching a first conductivity type high concentration buried region for a MOS transistor; and selectively diffusing first conductivity type impurities from the surface of the second conductivity type semiconductor layer at a high concentration. Alternatively, by selectively insulating the second conductivity type semiconductor layer, a first conductivity type semiconductor layer is formed surrounding each of the two types of second conductivity type high concentration buried regions for the bipolar transistor. A first electrical isolation region reaching the heavily doped buried region is formed, and is doped to overlap one of the second conductivity type heavily doped buried regions for the bipolar transistor by heat treatment such as the epitaxial growth step. a second electrical isolation region that reaches the first conductivity type high concentration buried region formed by autodoping the first conductivity type impurity into the epitaxial layer and surrounds the second conductivity type semiconductor layer region; of the second conductivity type regions surrounded by the first electrical isolation region, in which the first conductivity type high concentration buried region is not formed, the region is used as a collector region. A vertical bipolar transistor is formed in which the first conductivity type heavily doped buried region is formed, and a vertical bipolar transistor is formed in which the first conductivity type heavily doped buried region is used as a collector region.
The second conductivity type semiconductor layer on the second conductivity type high-concentration buried region for type transistor and the first conductivity type well region are each provided with a first conductivity type channel MOS type transistor constituting a complementary type MOS transistor or a second conductivity type channel MOS type transistor. 1. A method for manufacturing a semiconductor integrated circuit device, comprising the step of forming a channel MOS transistor. 8 a second region surrounded by the second electrically isolated region;
Claim 7, further comprising a step of forming a second conductivity type well region in the conductivity type semiconductor layer region portion, reaching the first conductivity type high concentration buried region therebelow. A method for manufacturing a semiconductor integrated circuit device.
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| JP58179558A JPS6072255A (en) | 1983-09-28 | 1983-09-28 | Semiconductor ic device and manufacture thereof |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179558A Granted JPS6072255A (en) | 1983-09-22 | 1983-09-28 | Semiconductor ic device and manufacture thereof |
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| JP (1) | JPS6072255A (en) |
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| JPS57198650A (en) * | 1981-06-01 | 1982-12-06 | Toshiba Corp | Semiconductor device and manufacture therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072255A (en) | 1985-04-24 |
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