JPH0145148Y2 - - Google Patents
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- JPH0145148Y2 JPH0145148Y2 JP1986036371U JP3637186U JPH0145148Y2 JP H0145148 Y2 JPH0145148 Y2 JP H0145148Y2 JP 1986036371 U JP1986036371 U JP 1986036371U JP 3637186 U JP3637186 U JP 3637186U JP H0145148 Y2 JPH0145148 Y2 JP H0145148Y2
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- Electric Clocks (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【考案の詳細な説明】
〔技術分野〕
本考案は主に発振開始電圧を低下させる手段を
備えた発振回路に関するものである。[Detailed Description of the Invention] [Technical Field] The present invention mainly relates to an oscillation circuit provided with means for lowering the oscillation start voltage.
さらに詳しく述べれば、本考案の電池で作動し
相補型電界効果トランジスタ（Ｃ−MOS）から
なるインバータを用いた水晶発振回路を有する時
計装置に関するものであるが、これのみに限定さ
れるものではない。 More specifically, the present invention relates to a timepiece device that is operated by the battery of the present invention and has a crystal oscillation circuit that uses an inverter made of complementary field effect transistors (C-MOS), but is not limited thereto. .
従来の一般的な電子表示式水晶時計に採用され
ている電子システムは、第１図のようであつて、
高周波発振回路１から発せられた安定度の高い連
続信号の処理方向は表示装置６に向かつてほぼ一
方向的であり、以下に説明する回路ブロツク２〜
５の出力信号が前記発振回路の動作に関与するこ
とはなかつた。第１図の如き電子システムでは発
振回路はアナログ的な要素が多く、製造上のバラ
ツキが多いにもかかわらず、集積回路化した場合
他の２〜５の回路ブロツクに比べて占有面積が少
ないこともあつて、高い歩留りを保証するために
は大きな余裕度をもつた設計を行なわざるを得な
く、発振回路の消費電流を低減するにも限度があ
つた。
The electronic system used in conventional electronic display crystal watches is as shown in Figure 1.
The processing direction of the highly stable continuous signal emitted from the high frequency oscillation circuit 1 is almost unidirectional toward the display device 6.
The output signal of No. 5 was not involved in the operation of the oscillation circuit. In an electronic system like the one shown in Figure 1, the oscillation circuit has many analog elements, and although there are many manufacturing variations, when integrated, it occupies less space than the other 2 to 5 circuit blocks. Therefore, in order to guarantee a high yield, it was necessary to design the device with a large margin, and there was a limit to the ability to reduce the current consumption of the oscillation circuit.
第１図において、周知のように水晶発振回路１
は安定度の高い水晶振動子により高振動の時間標
準信号φ0を発生する。該時計標準信号は分周回
路２によつて時計論理回路３を駆動するに適当な
周波数まで分周される。該時計論理回路は分周回
路から出力される規則正しい繰返しパルスφ1を
処理して、時刻あるいはカレンダー等に対応する
デイジタル信号を発生する。さらに該デイジタル
信号は、デコーダ４により表示用の信号に変換さ
れ、ドライバ５を介してデイジタル表示装置６を
駆動する。上記の１から５までの各回路ブロツク
は総べて一つのＣ−MOS−IC（相補型MOS集積
回路）に納めることが可能である。その関係から
発振回路は第２図に示すよなＣ−MOSインバー
タを用いた形式が一般的である。 In FIG. 1, as is well known, a crystal oscillation circuit 1
generates a highly oscillating time standard signal φ 0 using a highly stable crystal oscillator. The clock standard signal is frequency-divided by the frequency divider circuit 2 to a frequency suitable for driving the clock logic circuit 3. The clock logic circuit processes the regularly repeated pulse φ 1 output from the frequency divider circuit to generate a digital signal corresponding to the time, calendar, or the like. Further, the digital signal is converted into a display signal by a decoder 4, and a digital display device 6 is driven via a driver 5. All of the circuit blocks 1 to 5 above can be housed in one C-MOS-IC (complementary MOS integrated circuit). For this reason, the oscillation circuit generally uses a C-MOS inverter as shown in FIG.
次に図の発振回路の説明をしておく。Next, the oscillation circuit shown in the figure will be explained.
図においてRfは、Ｐチヤネルトランジスタ
（TrP）とＮチヤネルトランジスタ（TrN）から
なるＣ−MOSインバータを増幅回路として用い
るための帰還用の抵抗であり、Ｃ−MOSインバ
ータのドレイン側からゲート側に電圧帰還するこ
とにより、インバータゲインの最大のところに動
作点を設定する。その値は、水晶振動子を介する
帰還回路の減衰量や位相に影響を与えない10〜
50MΩが適当である。抵抗RDは電源電圧の変動
により生ずるＣ−MOSインバータの出力インピ
ーダンスの変化に起因する周波数シフトを押える
ことを主たる目的とするもので、200〜500KΩ程
度の値が採用される。CG，CDは発振を持続する
に不可欠な構成要素であると共に、水晶振動子の
周波数調整ならびに温度補正などの役割を果たす
コンデンサである。ちなみに電源としての電池
は、アースと−VDD間に接続され、発振回路ばか
りでなく全電子システムを駆動する主電源であ
る。 In the figure, Rf is a feedback resistor for using a C-MOS inverter consisting of a P-channel transistor (TrP) and an N-channel transistor (TrN) as an amplifier circuit. By feeding back, the operating point is set at the maximum inverter gain. Its value is between 10 and 10, which does not affect the attenuation or phase of the feedback circuit via the crystal oscillator.
50MΩ is appropriate. The main purpose of the resistor RD is to suppress frequency shifts caused by changes in the output impedance of the C-MOS inverter caused by fluctuations in the power supply voltage, and a value of about 200 to 500 KΩ is adopted. C G and C D are capacitors that are essential components for sustaining oscillation, and also play a role in adjusting the frequency of the crystal resonator and compensating for temperature. By the way, the battery as a power source is connected between ground and -V DD and is the main power source that drives not only the oscillation circuit but also the entire electronic system.
第２図の発振回路は等価的に第３図のように表
現できる。図においてＣ−MOSインバータはゲ
インがKi、インピーダンスをRiとする電圧源と
して表わしてある。またL1，C1，R1は水晶振動
子の等価定数である。各点の動作波形はＧ点で正
弦波、D0点で方形波、D′点でRC充放電波形であ
る。CG−X′tal−CDの直列共振回路で共振点にお
けるD′−Ｇ間の位相差は−90゜である。またＣ−
MOSインバータのD0点でのＧ−D0位相差は180゜
である。従つて発振の基本条件であるループの位
相差が−360゜となるためには、DO−D′間の位相差
は−90゜となる必要がある。 The oscillation circuit shown in FIG. 2 can be equivalently expressed as shown in FIG. In the figure, the C-MOS inverter is shown as a voltage source with a gain of Ki and an impedance of Ri. Furthermore, L 1 , C 1 , and R 1 are equivalent constants of the crystal resonator. The operating waveforms at each point are a sine wave at point G, a square wave at point D0 , and an RC charging/discharging waveform at point D'. In the series resonant circuit of C G -X'tal-C D , the phase difference between D' and G at the resonance point is -90°. Also C-
The G-D 0 phase difference at the D 0 point of the MOS inverter is 180°. Therefore, in order for the loop phase difference, which is a basic condition for oscillation, to be -360°, the phase difference between D O and D' must be -90°.
さて、発振の開始電圧と停止電圧とは共に第３
図の等価回路のループゲインが１より大きいか小
さいかの境界値である。従つてCD，CG，RDが
大きいとこれらの電圧は上昇する。発振開始およ
び停止電圧とCDとの関係の一例を第４図に示す。
ここで開始と停止の電圧に差があるのは開始時は
熱雑音等による微小振幅でのRi，Kiが寄与し、
停止時は振幅が比較的大きな状態におけるRi，
Kiが影響することによる。ちなみに発振開始の
Ｇ点の電位はＰ・Ｎ両チヤネルトランジスタのし
きい値と等しいとすれば、ほぼ−VDD／２であ
る。また開始電圧をＣ−MOSインバータのＰ・
Ｎ両チヤネルMOS−FETの特性から見るとしき
い値電圧が大きな影響力をもつており、両チヤネ
ルのしきい値の和に近い値に決まる。すなわち電
源電圧が両チヤネルのしきい値電圧の和付近でイ
ンバータのゲインは１を満たし、KiとRiはここ
で急激な変化を示す。ところでＣ−MOSインバ
ータの出力インピーダンスRiはＰ・Ｎ両トラン
ジスタのしきい値、βのバラツキ、あるいは電源
電圧の変動などにより大きく影響される。Riは
Ｐ・Ｎ両チヤネルをつき抜けて流れる短絡電流Is
と相関関係があり、Isと発振開始および停止電圧
との関係を第５図に示す。 Now, both the oscillation start voltage and stop voltage are the third voltage.
This is the boundary value of whether the loop gain of the equivalent circuit in the figure is larger or smaller than 1. Therefore, when CD, CG, and RD are large, these voltages increase. FIG. 4 shows an example of the relationship between oscillation start and stop voltages and CD.
Here, the difference between the start and stop voltages is due to the contribution of Ri and Ki with small amplitudes due to thermal noise etc. at the start.
When stopped, Ri with relatively large amplitude,
Due to the influence of Ki. Incidentally, assuming that the potential at point G at which oscillation starts is equal to the threshold values of both P and N channel transistors, it is approximately -V DD /2. Also, the starting voltage is set to P of the C-MOS inverter.
When looking at the characteristics of an N-channel MOS-FET, the threshold voltage has a large influence, and is determined to a value close to the sum of the threshold voltages of both channels. That is, the gain of the inverter satisfies 1 when the power supply voltage is near the sum of the threshold voltages of both channels, and Ki and Ri show rapid changes here. By the way, the output impedance Ri of the C-MOS inverter is greatly influenced by the threshold values of both the P and N transistors, variations in β, and fluctuations in the power supply voltage. Ri is the short circuit current Is that flows through both P and N channels
Figure 5 shows the relationship between Is and the oscillation start and stop voltages.
以上の説明から発振開始および停止電圧を低下
させるためには、CDを減少させるか、Isを増加さ
せることが有効であるように思われるが、CDが
電源電圧の変動に対する発振周波数の安定性に関
係するためCDの減少には限界がある。一方、Isの
増加は発振回路の消費電流を増加させるために、
これにも限界がある。先にも触れたように発振回
路は時計体を構成する他の回路ブロツクに比べて
アナログ的要素の多い回路であるために、IC製
造上の素子のバラツキに対して敏感である。従つ
てデイジタル時計用のLSIの如く発振回路を含む
ICの規模が大きくなるほど発振回路には大きな
設計上の余裕度をもたせる必要性が生じる。水晶
腕時計では電源として使用する電池の内部抵抗の
温度特性等を考慮して、ICは1.1Vあるいは1.2V
程度で正常に動作するよう設計する必要がある。
そのため、従来の時計用LSIでは発振開始および
停止電圧を上記の程度に押えるために、Isを大き
くせざるを得ず、他の回路に比べて発振回路の消
費電流を小さくすることが困難であつた。 From the above explanation , it seems effective to decrease the oscillation start and stop voltages by decreasing C D or increasing Is. There is a limit to the reduction of CD because it is related to gender. On the other hand, since an increase in Is increases the current consumption of the oscillation circuit,
This too has its limits. As mentioned earlier, the oscillation circuit has more analog elements than the other circuit blocks that make up the watch body, so it is sensitive to variations in elements during IC manufacturing. Therefore, it includes an oscillation circuit like an LSI for a digital clock.
As the scale of an IC increases, the oscillation circuit needs to have a larger design margin. For quartz watches, the IC is 1.1V or 1.2V, taking into consideration the temperature characteristics of the internal resistance of the battery used as a power source.
It is necessary to design it so that it operates normally within a certain range of conditions.
Therefore, in conventional watch LSIs, in order to suppress the oscillation start and stop voltages to the above levels, Is must be increased, making it difficult to reduce the current consumption of the oscillation circuit compared to other circuits. Ta.
本考案は、上記の欠点を改善するために発振回
路外からの信号によつて、発振の開始および停止
時期の発振回路のループゲインを等価的に増加せ
しめ、発振開始および停止電圧を低下させ、同時
に通常時の消費電流を低減し、合わせて電圧−発
振周波数特性を改善しようとするものである。更
に、そのループゲインを一定時間だけ増加させる
ために、従来の如くアナログ処理でなくデジタル
的に処理する回路を提供することを目的とする。
In order to improve the above-mentioned drawbacks, the present invention uses a signal from outside the oscillation circuit to equivalently increase the loop gain of the oscillation circuit at the start and stop timings of oscillation, thereby lowering the oscillation start and stop voltages. At the same time, it aims to reduce current consumption during normal operation and improve voltage-oscillation frequency characteristics. Another object of the present invention is to provide a circuit that performs digital processing instead of conventional analog processing in order to increase the loop gain for a certain period of time.
かかる本考案は、第１のＣ−MOSインバータ
よりなるメイン増幅回路、前記メイン増幅回路の
入出力間に接続された水晶振動子、前記メイン増
幅回路の出力を分周する分周回路よりなる発振回
路において、動作状態となつた時に前記メイン増
幅回路と共通の入力を受けて出力を前記メイン増
幅回路の出力端に行うように前記メイン増幅回路
と並列接続される第２のＣ−MOSインバータよ
りなるサブ増幅回路、前記発振回路の電源の印加
時に信号を出力するパワー・オン・リセツト回
路、前記電源の電圧低下もしくは前記電源に対し
て重負荷となる装置の駆動を検出して検出信号を
出力する検出手段を具備し、前記サブ増幅回路
は、前記第２のＣ−MOSインバータを構成する
第１及び第２のトランジスタと各々直列接続さ
れ、前記パワー・オン・リセツト回路の信号出力
から所定期間出力される信号及び前記検出手段か
らの前記検出信号に基づいて、前記所定期間及び
前記検出信号の出力期間に導通して前記第２のＣ
−MOSインバータを動作状態とし、他の通常時
には非導通となつて前記第２のＣ−MOSインバ
ータを非動作状態とする第１及び第２の制御トラ
ンジスタを含むことを特徴とする。 The present invention provides an oscillation system that includes a main amplifier circuit including a first C-MOS inverter, a crystal resonator connected between the input and output of the main amplifier circuit, and a frequency dividing circuit that divides the output of the main amplifier circuit. In the circuit, from a second C-MOS inverter connected in parallel with the main amplifier circuit so as to receive a common input with the main amplifier circuit and output to the output terminal of the main amplifier circuit when the circuit is in an operating state. a sub-amplifier circuit that outputs a signal when the power supply to the oscillation circuit is applied, a power-on reset circuit that outputs a detection signal by detecting a drop in the voltage of the power supply or driving a device that places a heavy load on the power supply. The sub-amplifier circuit is connected in series with the first and second transistors constituting the second C-MOS inverter, and the sub-amplifier circuit is connected in series with the first and second transistors constituting the second C-MOS inverter, and the sub-amplifier circuit is connected in series with the first and second transistors constituting the second C-MOS inverter. Based on the output signal and the detection signal from the detection means, the second C is conductive during the predetermined period and the output period of the detection signal.
- The C-MOS inverter is in an operating state, and the second C-MOS inverter is in an inactive state by being non-conducting during other normal times.
第６図の本考案の実施例から説明する。 An explanation will be given starting from the embodiment of the present invention shown in FIG.
第７図は第６図の主要なタイムチヤートをモデ
ル化して示したものである。第６図において、ト
ランジスタT3〜T7は等価的にループゲインを高
めるため第２図の発振回路に付加した制御用のト
ランジスタである。T3は発振回路に固有周波数
を印加することを主たる目的としており、図では
信号PRが固有周波数を含むデルタ関数的な波形
とする。一方、T4〜T7は、HT1，T2，Rfからな
るメイン増幅回路に対し、サブ増幅回路を構成す
るものである。 FIG. 7 is a modeled representation of the main time chart in FIG. 6. In FIG. 6, transistors T 3 to T 7 are control transistors added to the oscillation circuit of FIG. 2 to equivalently increase the loop gain. The main purpose of T 3 is to apply a natural frequency to the oscillation circuit, and in the figure, the signal PR is assumed to have a delta function waveform that includes the natural frequency. On the other hand, T 4 to T 7 constitute a sub-amplification circuit with respect to the main amplifier circuit consisting of HT 1 , T 2 , and Rf.
発振回路を含む電子システムに電源が印加され
ると、パワー・オン・リセツト回路７が作動し、
電源印加時のみPRが出力される。PRはNORゲ
ート１１，１２からなるセツト・リセツト型フリ
ツプフロツプ（Ｒ−SF／Ｆ）をセツトすると同
時に分周回路２の後段部をリセツトする。また
PRはインバータ１４を介してトランジスタT3を
ONさせ、トランジスタT1，T2で構成されるイ
ンバータのゲート電位をパルス的にアース
（High）側に強制的につり上げる。T3によつて
発振回路には１／Ｑ程度の振動エネルギーが与え
られる。一方、前記Ｒ−SF／Ｆの出力はNORゲ
ート１３およびインバータ１５を介してトランジ
スタT5，T6をONさせトランジスタT4，T7から
なるインバータを動作可能な状態にする。このこ
とは等価的にT1，T2からなるメインインバータ
の出力インピーダンスを低下させ、増幅回路のゲ
インを高めることを意味する。 When power is applied to the electronic system including the oscillator circuit, the power-on reset circuit 7 is activated.
PR is output only when power is applied. PR sets a set/reset type flip-flop (R-SF/F) consisting of NOR gates 11 and 12, and at the same time resets the latter part of the frequency divider circuit 2. Also
PR connects transistor T3 via inverter 14
It is turned ON, and the gate potential of the inverter made up of transistors T 1 and T 2 is forcibly raised to the ground (High) side in a pulsed manner. Vibration energy of approximately 1/Q is given to the oscillation circuit by T 3 . On the other hand, the output of the R-SF/F turns on the transistors T 5 and T 6 via the NOR gate 13 and the inverter 15, making the inverter made up of the transistors T 4 and T 7 operable. This equivalently means lowering the output impedance of the main inverter consisting of T 1 and T 2 and increasing the gain of the amplifier circuit.
この出力インピーダンスが低下した状態は発振
が開始され、分周回路の出力φ1が立上がり、前
記Ｒ−SF／Ｆがリセツトされるまで続く。ここ
で使われている分周回路は発振回路の出力信号を
分周する役割を果たす他に遅延手段としても用い
られている。上記の一連の動作は第７図のａ，ｂ
の期間に対応する。従つて、通常に発振動作が行
われている状態においては、T5，T6がOFFし、
T1，T2からなるＣ−MOSインバータが動作する
だけであるため、通常時においては消費電流は少
なくなる。 This state in which the output impedance is reduced continues until oscillation is started, the output φ1 of the frequency divider circuit rises, and the R-SF/F is reset. The frequency dividing circuit used here plays the role of dividing the frequency of the output signal of the oscillation circuit, and is also used as a delay means. The above series of operations are shown in a and b in Figure 7.
corresponds to the period of Therefore, under normal oscillation operation, T 5 and T 6 are OFF,
Since only the C-MOS inverter consisting of T 1 and T 2 operates, current consumption is reduced in normal times.
一方、電池電圧が低下し発振停止の時期になる
と電池電圧検出回路８からBLが出力され、発振
開始時と同様に前記Ｃ−MOSインバータの出力
インピーダンスを低下させ、発振停止電圧を引き
下げることができる（第７図ｃの期間）。また同
時に第７図のφ0に示すように出力インピーダン
スの低下は発振周波数をわずかに高め、電源電圧
の降下による発振周波数の低下を補償する効果も
ある。なお、信号BLは、電池電圧の変動に関係
する他の信号群、即ち電源に対して重負荷となる
装置の駆動を検出した信号であつてもよい。例え
ば第１図に示した電子システムの電子式表示装置
が発光ダイオード（LED）を用いたものであれ
ばLED点灯信号をBLの代わりに用いれば、本考
案の目的を有効に達成することになる。即ち、
LEDを点灯した場合は非点灯時の数千倍以上の
電流が流れるため電池電圧は急激に低下し、また
電圧の回復も緩慢である。このとき条件が悪けれ
ばLEDを点灯させたことにより発振が停止する。
従つてLED点灯信号を用いて発振回路のゲイン
を増加させてやれば、上記の如き不規則な電池電
圧の低下に起因する発振停止を防ぎ、正確な時刻
を維持する時計体を提供できるのである。 On the other hand, when the battery voltage decreases and it is time to stop oscillation, the battery voltage detection circuit 8 outputs BL, which lowers the output impedance of the C-MOS inverter and lowers the oscillation stop voltage in the same way as when starting oscillation. (Period in Figure 7c). At the same time, as shown by φ 0 in FIG. 7, the decrease in the output impedance slightly increases the oscillation frequency, which has the effect of compensating for the decrease in the oscillation frequency due to the drop in the power supply voltage. Note that the signal BL may be another signal group related to battery voltage fluctuations, that is, a signal that detects the driving of a device that places a heavy load on the power source. For example, if the electronic display device of the electronic system shown in Figure 1 uses light emitting diodes (LEDs), the purpose of the present invention can be effectively achieved by using the LED lighting signal instead of BL. . That is,
When an LED is turned on, a current several thousand times higher than when it is not turned on flows, so the battery voltage drops rapidly and the voltage recovers slowly. If the conditions are bad at this time, the oscillation will stop by turning on the LED.
Therefore, by increasing the gain of the oscillation circuit using the LED lighting signal, it is possible to prevent the oscillation from stopping due to the irregular battery voltage drop as described above, and provide a watch body that maintains accurate time. .
第６図の実施例は、第８図に示すようにパワー
オン・リセツト回路に連動する手動スイツチを設
ければ、これを節電スイツチとして利用すること
ができる。すなわち水晶時計の場合、工場出荷か
ら消費者の手に製品が渡るまでの期間、発振回路
は動作しているのが普通である。従つて、この期
間、上記のスイツチにより、トランジスタT3を
ON状態にしてＣ−MOSインバータのゲート電
位を固定して発振を停止させれば電池容量からみ
た総合的な消費電力低減に役立つ。この場合、前
記スイツチの代わりに時計の時刻修正スイツチ等
からの信号の論理加算信号を用いれば、新たにス
イツチを設ける必要はないであろう。なお一例と
して７，８の各回路ブロツクの回路例をそれぞれ
第８図，第９図に示しておく。両回路ブロツクと
もＣ−MOSICに内蔵可能であつて、第９図の回
路例は既に公知となつたものでMOSトランジス
タのON抵抗がしきい値付近でのゲート電位に対
して急激に変化することを利用して電圧を検出
し、デイジタル信号に変換して出力するものであ
る。破線枠内の回路は左側に位置する電圧検出部
の出力信号を周期信号φ5でサンプリングし、保
持しておくためのラツチ回路である。 The embodiment of FIG. 6 can be used as a power saving switch by providing a manual switch linked to the power-on reset circuit as shown in FIG. In other words, in the case of a quartz watch, the oscillation circuit is normally in operation from the time it is shipped from the factory until the product is delivered to the consumer. Therefore, during this period, the above switch turns off transistor T3 .
Setting it in the ON state and fixing the gate potential of the C-MOS inverter to stop oscillation will help reduce overall power consumption in terms of battery capacity. In this case, if a logical addition signal of signals from a clock's time adjustment switch or the like is used instead of the above-mentioned switch, there will be no need to provide a new switch. As an example, circuit examples of circuit blocks 7 and 8 are shown in FIGS. 8 and 9, respectively. Both circuit blocks can be built into a C-MOSIC, and the circuit example shown in Fig. 9 is already known, and the ON resistance of the MOS transistor changes rapidly with respect to the gate potential near the threshold value. It detects the voltage using the digital signal, converts it into a digital signal, and outputs it. The circuit within the dashed line frame is a latch circuit for sampling and holding the output signal of the voltage detection unit located on the left side with a periodic signal φ5 .
以上の如く本考案によれば従来の発振回路にわ
ずかの論理回路を追加するだけで製造上のバラツ
キの影響を減少させて発振開始および停止電圧を
引き下げ、同時に短絡電流分による消費電流の少
ない発振回路を得ることができる。これは論理回
路を用いることにより、確実な起動時間が確保さ
れるために、サブインバータの働く時間が一定と
なり、上述の効果を奏するものである。更に論理
回路が働いた後にサブインバータが切れるので動
作が確実になる。本考案は水晶時計全般に適用で
きるものであり、さらに本考案の思想は、Ｃ−
MOSインバータを用いた水晶発振回路に有効な
だけでなく、振動子にLiTaO3結晶を用いた発振
回路、IIL（Lntegrated，Lnjction Logic）を用
いた発振回路など他の回路形式による発振回路に
適用できることは言うまでもない。
As described above, according to the present invention, by simply adding a few logic circuits to the conventional oscillation circuit, the influence of manufacturing variations can be reduced, the oscillation start and stop voltages can be lowered, and at the same time, the oscillation can be performed with less current consumption due to short circuit current. You can get the circuit. This is because the use of a logic circuit ensures a reliable start-up time, so the working time of the sub-inverter is constant, and the above-mentioned effect is achieved. Furthermore, since the sub-inverter is turned off after the logic circuit is activated, operation is ensured. The present invention can be applied to all crystal watches, and the idea of the present invention is based on C-
It is not only effective for crystal oscillation circuits using MOS inverters, but can also be applied to oscillation circuits using other circuit types, such as oscillation circuits using LiTaO 3 crystals as resonators, and oscillation circuits using IIL (Lntegrated, Lnjction Logic). Needless to say.
第１図は、従来の電子表示式水晶時計の回路構
成の一例を示した図。第２図は、従来のＣ−
MOSインバータを用いた水晶発振回路を示す図。
第３図は第２図の等価回路を示す図。第４図は第
２図に示す発振回路のCDに対する発振開始およ
び停止電圧特性の１例を示す図。第５図は第２図
に示す発振回路のIsに対する発振開始および停止
電圧特性の１例を示す図。第６図は本考案による
実施例を示す図。第７図は第６図の主要なタイミ
ングチヤートを示す図。第８図はパワー・オン・
リセツト回路の１例を示す図。第９図は電源電圧
検出回路の１例を示す図。
１……発振回路、２……分周回路、３……時計
論理回路、４……デコーダ、５……ドライバ、６
……電子式表示装置、７……パワー・オン・リセ
ツト回路、８……電源電圧検出回路、１１，１
２，１３……NORゲート、１４，１５……イン
バータ、φ0……発振回路の出力信号。
FIG. 1 is a diagram showing an example of the circuit configuration of a conventional electronic display type crystal watch. Figure 2 shows the conventional C-
A diagram showing a crystal oscillation circuit using a MOS inverter.
FIG. 3 is a diagram showing an equivalent circuit of FIG. 2. FIG. 4 is a diagram showing an example of oscillation start and stop voltage characteristics with respect to CD of the oscillation circuit shown in FIG. 2; FIG. 5 is a diagram showing an example of oscillation start and stop voltage characteristics with respect to Is of the oscillation circuit shown in FIG. 2. FIG. 6 is a diagram showing an embodiment according to the present invention. FIG. 7 is a diagram showing the main timing chart of FIG. 6. Figure 8 shows the power on
The figure which shows one example of a reset circuit. FIG. 9 is a diagram showing an example of a power supply voltage detection circuit. 1... Oscillation circuit, 2... Frequency dividing circuit, 3... Clock logic circuit, 4... Decoder, 5... Driver, 6
...Electronic display device, 7...Power-on reset circuit, 8...Power supply voltage detection circuit, 11,1
2, 13... NOR gate, 14, 15... Inverter, φ 0 ... Output signal of oscillation circuit.
Claims (1)
幅回路、前記メイン増幅回路の入出力間に接続さ
れた水晶振動子、前記メイン増幅回路の出力を分
周する分周回路よりなる発振回路において、 動作状態となつた時に前記メイン増幅回路と共
通の入力を受けて出力を前記メイン増幅回路の出
力端に行うように前記メイン増幅回路と並列接続
される第２のＣ−MOSインバータよりなるサブ
増幅回路、前記発振回路の電源の印加時に信号を
出力するパワー・オン・リセツト回路、前記電源
の電圧低下もしくは前記電源に対して重負荷とな
る装置の駆動を検出して検出信号を出力する検出
手段を具備し、 前記サブ増幅回路は、前記第２のＣ−MOSイ
ンバータを構成する第１及び第２のトランジスタ
と各々直列接続され、前記パワー・オン・リセツ
ト回路の信号出力から所定期間出力される信号及
び前記検出手段からの前記検出信号に基づいて、
前記所定期間及び前記検出信号の出力期間に導通
して前記第２のＣ−MOSインバータを動作状態
とし、他の通常時には非導通となつて前記第２の
Ｃ−MOSインバータを非動作状態とする第１及
び第２の制御トランジスタを含むことを特徴とす
る発振回路。[Claims for Utility Model Registration] A main amplifier circuit comprising a first C-MOS inverter, a crystal oscillator connected between the input and output of the main amplifier circuit, and a frequency dividing circuit that divides the output of the main amplifier circuit. In an oscillator circuit comprising: a second oscillator circuit connected in parallel with the main amplifier circuit so as to receive a common input with the main amplifier circuit and output an output to the output terminal of the main amplifier circuit when in an operating state; A sub-amplifier circuit consisting of a MOS inverter, a power-on reset circuit that outputs a signal when power is applied to the oscillation circuit, and detects and detects a voltage drop in the power supply or the driving of a device that places a heavy load on the power supply. The sub-amplifier circuit is provided with a detection means for outputting a signal, and the sub-amplifier circuit is connected in series with the first and second transistors constituting the second C-MOS inverter, and the sub-amplifier circuit is connected in series to the signal output of the power-on reset circuit. Based on the signal output for a predetermined period from and the detection signal from the detection means,
It is conductive during the predetermined period and the output period of the detection signal to put the second C-MOS inverter in an operating state, and is non-conducting during other normal times to put the second C-MOS inverter in an inoperable state. An oscillation circuit comprising first and second control transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986036371U JPH0145148Y2 (en) | 1986-03-13 | 1986-03-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986036371U JPH0145148Y2 (en) | 1986-03-13 | 1986-03-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61168709U JPS61168709U (en) | 1986-10-20 |
| JPH0145148Y2 true JPH0145148Y2 (en) | 1989-12-27 |
Family
ID=30541487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986036371U Expired JPH0145148Y2 (en) | 1986-03-13 | 1986-03-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0145148Y2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173302A (en) * | 1974-12-20 | 1976-06-25 | Seiko Instr & Electronics | Denshisochini okeru godosaboshisochi |
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
-
1986
- 1986-03-13 JP JP1986036371U patent/JPH0145148Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5173302A (en) * | 1974-12-20 | 1976-06-25 | Seiko Instr & Electronics | Denshisochini okeru godosaboshisochi |
| JPS51123044A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Starting circuit in the oscillation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61168709U (en) | 1986-10-20 |
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