JPH0144053B2

JPH0144053B2 -

Info

Publication number: JPH0144053B2
Application number: JP53137156A
Authority: JP
Inventors: Sadao Muramatsu
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1978-11-07
Filing date: 1978-11-07
Publication date: 1989-09-25
Also published as: JPS5563125A

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明はアナログデジタル変換回路（以下Ａ／
Ｄ変換回路という）、さらに詳しくいえばカメラ
において光量のアナログ測定値をデジタルデータ
に変換する２重積分方式のＡ／Ｄ変換回路に関す
る。二重積分方式によりＡ／Ｄ変換を行なうと温
度、電圧、等々に起因する変換誤差を極小にする
ことができるので、カメラにおける測光値のＡ／
Ｄ変換に好適に応用できる。まず第１図を参照して、２重積分Ａ／Ｄ変換回
路の動作および問題点を説明する。第１図Ａは２
重積分Ａ／Ｄ変換回路をカメラ回路に応用した場
合の基本的ブロツク図、同図Ｂは動作を説明する
ための波形図である。２重積分回路部分４には
Ａ／Ｄ制御部５よりサンプル信号SPが供給され
ている。このサンプル信号SPは積分期間を規定する信
号であつて、第１図Ｂに示す、SPがＬのとき第
２基準電圧部２よりの基準電圧Vrを第２積分入
力として積分電圧Vcを零ボルトに、積分部４の
出力L_ADをＨとして初期状態を形成する。サンプ
リング信号SPがＨとなると積分部４は測光値で
ある信号電圧−Vsを第１積分入力として第１積
分を開始し、積分電圧Vcは上昇する。Vcが上昇
すると（Vc＞０のとき）積分部４出力L_ADがＬと
なる。ある一定時間後SPはＬとなり積分部は第
２基準電圧２の電圧Vrを第２積分入力としてVc
を下降させる。Vcが零ボルトに達すると積分部
４出力L_ADはＬからＨになる。このときＡ／Ｄ制
御部５はL_ADの立ち上がりをとらえてラツチ部に
ラツチ信号Laを送り、ラツチ部７はその時のカ
ウンタ８のデータをラツチし、デジタルデータと
して演算部に送る。Vcが零ボルトに達すると積
分は停止し、次のSP＝Ｈとなる第１積分に備え
る。なお第１図においてVr、−Vsは第１基準電圧
を０ボルトとし、この０ボルトを基準とした電圧
である。シヤツタ制御部６は、ラツチ信号Laが一つ以
上あつたとき外部からのレリーズ信号でシヤツタ
シーケンスに入ることを可能とし、Laが入る前
に、レリーズ信号があつたときはLaを待つてシ
ヤツタシーケンスに入るように制御する。またシ
ヤツタシーケンス中ラツチ信号Laを禁止したり、
シヤツタシーケンスが終わりミラーダウンが完了
したあとサンプル信号SPを積分部に送る制御を
する。すなわち第２積分を開始してVc＝０になるま
での時間がVsによつて定まることから、この期
間のカウント数を変換値として得ようとするもの
である。第１積分の時間をToとすると、第１積分終了
時における積分電圧Vcは次式で与えられる。 Vc＝１／ＣVs／ＲTo ……… Ｒ：２重積分回路の積分抵抗の抵抗値（第３図参
照）Ｃ：２重積分回路の積分コンデンサの容量（第３
図参照）第２積分においてVc＝０になるまでの時間Ｔ
は次式で与えられる。Ｔ＝CR／Vr・Vc＝Vs／VrTo ……… すなわちこの時間Ｔに対応するデジタルデータ
をラツチすることにより、Ａ／Ｄ変換が行なわれ
る。 SPのＨとＬの期間を等しくしておくと、前記
式の成立する測光出力−Vsが０＞−Vs＞−Vr
を満足する場合に限り、上記範囲外であるときは
問題が生じる。以下場合に分けて説明する。 ((−Vs＜−Vrの場合)) 積分電圧Vcの傾きは第
１積分時が第２積分時よりも大きく、第２積分
中にはVcは零ボルトに達せず再び第１積分と
なつてしまい、L_ADはＬからＨに立ち上がるこ
とがなく、ラツチ信号Laが出ずデジタルデー
タは不定となる。Vcは次第に電源電圧まで近
ずいてしまう。第２図（CaSe Ａ）にその状態
を示してある。これは、測光すべき対象の光量
が基準量以下である場合に相当する。本発明で
はこの領域を、表１の測光範囲外（UNDER）
の領域として処理する。 ((Vs０の場合)) 積分電圧Vcは零ボルトのま
まで積分せずL_ADはＨのままで同様にラツチ信
号Laが出ずデジタルデータは不定である。こ
の状態を第２図（Case Ｂ）に示してある。こ
れは、測光すべき対象の光量が基準量以上であ
る場合に相当する。本発明ではこの領域を、表
１の測光範囲外（OVER）の領域として処理
する。 ((第ｎ回目のサンプリングでは−Vs＞−Vrで第
（ｎ＋１）回目のサンプリングでは−Vs＞−Vr
の場合)) 第ｎ回目のサンプルでは−Vs＜−Vr
であり第ｎ＋１回目のサンプルでは−Vs＞−
Vrとなると第１積分のスタートが０ボルトか
らではないのでL_ADがＬからＨに立ち上がると
きのラツチ信号Laは誤まつたカウンタデータ
をラツチし、誤まつたデジタルデータとなる
（第２図のCase Ｃ）。 ((カウンタのビツト数の制約からくる問題)) 例
えば測光出力−Vsと７ビツトのカウンタデー
タの関係を発明の詳細な説明の末尾に示す表１
のごとく定めると、−Vsが−640ｍＶ近辺では
カウントデータは（0000000）であり−Vsが０
ｍＶ近辺のカウントデータ（0000000）と同一
であり、この点、つまり−640ｍＶ近辺でラツ
チ信号Laがでると、全く誤つたデジタルデー
タとなつてしまう。このケースをＤのケースと
する。本発明の目的は、前述した構成の回路をカメラ
に応用する場合の前記諸問題を解決した２重積分
方式のＡ／Ｄ変換回路を提供することにある。カメラ等においては電源投入後１回以上の測光
サンプリングがあれば、そのときラツチされたデ
ータに基づいて、レリーズ信号により、シヤツタ
動作のシーケンスを実行するか、あるいはそのラ
ツチされたデータに基づく表示をする必要が生じ
る。このような場合、前記ケースの時でもデ
ジタルデータ（オーバまたはアンダー相当のデー
タ）が必要であり、何らかのデータをラツチする
ラツチ信号Laを必要とする。の場合も誤つ
たラツチ信号は禁止し、正しいデータをラツチす
る信号またはアンダーを示すデータをラツチする
信号が必要である。本発明によればこれ等の要求
はすべて解決できる。表１は本発明による装置の
Ａ／Ｄ変換テーブルである。基準電圧２Vrを640
ｍＶとし、図示しない測光回路における受光素
子、圧縮用ダイオードの精度等によつて定まる測
光範囲内の測光出力−Vsを−40ｍＶ〜−600ｍＶ
としてデジタルデータと対応させる。アナログデ
ータとしての信頼性が乏しい測光範囲外の−Vs
を、−Vs≧−35ｍＶのときオーバーとしてある一
定のデジタルとし、−Vs≦−605ｍＶのときアン
ダとしてある一定のデジタルデータを与える。こ
のことは例えばアナログ出力−Vsがたんなる測
光値ではなく絞り値等と演算した結果のシヤツタ
速度であるとき特に有用である。例えばカメラのシヤツタの高速側の最高速の限
界が1/1000であるとき1/2000のデータを与えても
シヤツタ機構が制御しきれないからである。1/20
００のデータにより能力を越えた制御をしようとし
ても、、先幕と後幕のわずかな走行速度のちがい
や、走行特性の非線形のため後幕が先幕を追い越
してしまい不具合を生じる。すなわち精度以上のアナログデータをデジタル
データに変換しても無意味であるぱかりか害を及
ぼすこともありうる。これらのことから本発明におけるＡ／Ｄ変換回
路は、以下のように構成されている。通常の第２積分期間中に積分電圧Vcが零に
達しない（ケースＡ）は場合は第２積分期間を
延長する。このときラツチデータは測光範囲下
限の直後の値とする。測光範囲外（UNDERの場合）も前記１と同
様とする。第１積分期間中に積分電圧Vcが正にならな
い場合は測光範囲上限の直前の値をラツチして
デジタルデータとする。測光範囲外OVERの場合も前記３と同様と
する。次に具体例を示して構成と動作をさらに詳しく
説明する。第３図は本発明によるＡ／Ｄ変換回路の実施例
を示す回路図である。第３図においてA₁〜A₄は
オペアンプである。S₁，S₂はサンプル信号SPが
ＨのときS₁がオン、S₂がオフ、SPがＬのとき、
S₁がオフ、S₂がオンとなるトランジスタスイツチ
である。測光出力−VsはA₁，S₁を介して基準電
圧VrはA₂、S₂を介して積分器へ入力される。ト
ランジスタT₁が積分電圧Vcが負となると電流を
流してVcを零ボルトにもどし、Vcが正の時はオ
フとなるトランジスタである。トランジスタT₂、
T₃により積分部出力L_ADはVc＞０のときＬ、Vc
≦０のときＨとなる。フリツプフロツプF₁，F₂
は例えばMC14013（モトローラ）のような
“DATA”TYPE FFであり、L_ADの立ち上がり
でもつて微分パルスPaを作る。フリツプフロツ
プF₃はＳ−Ｒ FFであり出力Lcは前記微分パル
スを制御する。フリツプフロツプF₄の出力L_UCは
サンプル信号SPを制御すると共に前記微分パル
スおよび測光範囲外オーバーのパルスPosを制御
する。フリツプフロツプF₅の出力OUTは測光範
囲外パルスPbでセツトされ、測光範囲内パルス
Pa（微分パルス）でリセツトして測光範囲外の警
告を与える。フリツプフロツプF₆はラツチ信号
Laでセツトし、シヤツタシーケンスが完了した
信号LSendでリセツトし、電源オン後あるいはシ
ヤツタを切つた後１度以上サンプリングして
SETをＨとし、シヤツタシーケンスあるいは表
示等を制御する。フリツプフロツプF₇はシヤツ
タシーケンス入つた信号STCNTでリセツトし、
シヤツタシーケンス完了後ミラーがダウンして測
光が可能になつた時の信号MDOWNでセツトし、
G₁₈の出力INHでラツチ信号Laを制御すると共
に、F₄をリセツトしてサンプル信号SPを制御す
る。カウンタは最上位桁Q₈をL_UCで制御してサン
プル信号SPとし、他をラツチ回路への入力デー
タとする。G₁₉、G₂₀はカウンタの内容をエンコ
ードし、測光範囲の限界値、すなわちP_U＝Q₇・
Q₆・Q₅・Q₄・₃・₂・Q₁およびPo＝₇・
_６・₅・₄・Q₃・Q₂・Q₁を検出する。上記構成の回路において、第２積分期間中に積
分電圧Vcが零に達しない場合（ケースＡ前記）
および測光範囲外（UNDER）の場合（前記）
の動作について説明する。カウンタ出力Q₈＝Ｌ、すなわち第２積分中に
Ｐ_UがＬのタイミングでL_ADがＬ、すなわちVc＞
０ならば、測定出力−Vsが測光範囲外UNDER
の時であり、G₆のゲートでパルスP_Uを通し、P_US
＝₈・_AD・P_U）F₄をリセツトし、F₅をセツト
し、このときのカウンタデータ1111001をラツチ
してデジタルデータとするF₄がリセツトされる
ので、G₁、G₁₀、G₈のゲートが閉じPa、Posを禁
止し、またQ₈がＨとなつてもG₈が閉じているゆ
えに、SPはＬを保ち第２積分を続行してVcを零
とする。Vcが零となるとL_ADはＬからＨとなるが
G₁が閉じているのでPaは発生せずラツチしたデ
ジタルデータは保たれ誤つたデータをラツチする
ことはない。Q₈がＨからＬとなつて次の第２積
分のときP_UのタイミングでL_ADがＨ、すなわちVc
＝０となつて初期状態にもどつているならばG₅
でパルスP_Uを通し（P_UC＝₈・L_AD・P_U）、F₄を
セツトしてG₈を開き、Q₈がＨとなればSPがＨと
なつて第１積分を開始する。この場合の動作波形
図を第４図の部分に示してある。次に第１積分期間中に積分電圧Vcが正になら
ない場合、測光範囲外オーバーの場合の動作につ
いて説明する。この場合の動作波形図を第４図
，に示してある。の部分は正にならない場
合、の部分は測光範囲外オーバーの場合を示し
ている。 Q₈＝Ｌ、すなわち第２積分中に＝Ｌのタイ
ミングでL_ADがＨすなわちVc＝０ならば測光出力
−Vsが測光範囲外オーバーの場合に相当する。
ゲートG₁₀でパルスPoを通し、（Pos＝₈・L_AD・
Po・L_UC）フリツプフロツプF₅をセツトして測光
範囲外OUTをＨとし、このときのカウンタデー
タ0000111をラツチしてデジタルデータとする。 Q₈＝Ｌ、すなわち第２積分時に＝Ｌのタイ
ミングでL_ADがＬ、すなわちVc＞０ならば測光出
力−Vsは、測光範囲内またはアンダーの時であ
りゲータG₂が開いてフリツプフロツプF₃をセツ
トし（Pcc＝₈・_AD・Po）、LcをＨとする。−
Vsが測光範囲であるならば、Po＜カウンタデー
タ＜P_Uの間でL_ADはＬからＨに立ち上がり、Lcが
ＨであるのでG₁で微分パルスPaを作り、F₅をリ
セツトして測光範囲外OUTをＬとし、カウンタ
データをラツチしてデジタルデータとする。その
後P_UのタイミングでF₃をリセツトし、次のサン
プリングに備える（第４図参照）。第４図にお
いてラツチデータを示す時間Ｔは第２積分の開始
点、すなわちQ₈がＨからＬとなる時（カウンタ
データゼロ）からラツチ信号Laまでの時間であ
り、カウンタデータが測光出力−Vsに対応する。
また通常の測光時G₁₈の出力INHはＬでありG₁₃
はＰｃを通してLaとしている。AEロツク時、す
なわち測光値を固定したい時およびシヤツタシー
ケンス時（F₇がリセツト）にINHがＨとなりゲ
ートG₁₃を閉じてラツチ信号Laを禁止してデジタ
ルデータを固定する。第５図にデータラツチの特
性を示すグラフを示してある。このように本発明においてはG₁を通る信号Pa
は測光範囲内のラツチ信号、G₁₀を通る信号Pos
はオーバ時のラツチ信号、G₆を通る信号、P_USは
アンダー時のラツチ信号とし、Pb＝Pos＋P_USで
F₅をセツトして警告信号OUTとし、PaでF₅をリ
セツトして警告を解除している。また、本発明に
おいてはＡ／Ｄ用のカウンタには何の操作も加え
ていないため、このカウンタを他の用途、例えば
シヤツタ制御等にもそのまま利用することができ
る。 The present invention is an analog-to-digital conversion circuit (hereinafter referred to as A/
More specifically, the present invention relates to a double-integration type A/D conversion circuit that converts an analog measurement value of light amount into digital data in a camera. When A/D conversion is performed using the double integration method, conversion errors caused by temperature, voltage, etc. can be minimized, so the A/D conversion of the photometric value in the camera is
It can be suitably applied to D conversion. First, the operation and problems of the double integral A/D conversion circuit will be explained with reference to FIG. Figure 1 A is 2
This is a basic block diagram when the multiple integral A/D conversion circuit is applied to a camera circuit, and FIG. 3B is a waveform diagram for explaining the operation. A sample signal SP is supplied to the double integration circuit section 4 from the A/D control section 5. This sample signal SP is a signal that defines the integration period, and when SP is L as shown in FIG. Then, the output L _AD of the integrating section 4 is set to H to form an initial state. When the sampling signal SP becomes H, the integrating section 4 starts the first integration using the signal voltage -Vs, which is the photometric value, as the first integration input, and the integrated voltage Vc increases. When Vc rises (when Vc>0), the integrating section 4 output L _AD becomes L. After a certain period of time, SP becomes L, and the integrating section uses the voltage Vr of the second reference voltage 2 as the second integral input to Vc.
lower. When Vc reaches zero volts, the integrating section 4 output L _AD changes from L to H. At this time, the A/D control section 5 detects the rise of _LAD and sends a latch signal La to the latch section, and the latch section 7 latches the data of the counter 8 at that time and sends it to the calculation section as digital data. When Vc reaches zero volts, the integration stops and prepares for the next first integration where SP=H. In FIG. 1, Vr and -Vs are voltages based on the first reference voltage of 0 volt. The shutter control section 6 enables the shutter sequence to be entered by an external release signal when one or more latch signals La are received, and if a release signal is received before La is received, the shutter control section 6 waits for La and then starts the shutter sequence. control to enter the data sequence. Also, the latch signal La is prohibited during the shutter sequence,
After the shutter sequence ends and the mirror down is completed, control is performed to send the sample signal SP to the integrating section. That is, since the time from the start of the second integration until Vc=0 is determined by Vs, the number of counts during this period is to be obtained as a converted value. Letting the time of the first integration be To, the integrated voltage Vc at the end of the first integration is given by the following equation. Vc=1/CVs/RTo...... R: Resistance value of the integrating resistor of the double integrating circuit (see Figure 3) C: Capacity of the integrating capacitor of the double integrating circuit (the third
(See figure) Time T until Vc = 0 in the second integral
is given by the following equation. T=CR/Vr.Vc=Vs/VrTo... That is, by latching the digital data corresponding to this time T, A/D conversion is performed. If the H and L periods of SP are made equal, the photometric output -Vs, which satisfies the above equation, will be 0>-Vs>-Vr
A problem will occur if the above range is satisfied. Each case will be explained below. ((-Vs<-Vr)) The slope of the integrated voltage Vc is larger during the first integration than during the second integration, and during the second integration, Vc does not reach zero volts and becomes the first integration again. As a result, L _AD does not rise from L to H, and the latch signal La is not output, making the digital data unstable. Vc gradually approaches the power supply voltage. The situation is shown in Figure 2 (CaSe A). This corresponds to a case where the amount of light of the object to be photometered is less than the reference amount. In the present invention, this area is defined as outside the photometric range (UNDER) in Table 1.
It is treated as an area. ((In the case of Vs0)) The integrated voltage Vc remains at zero volts, no integration is performed, L _AD remains at H, and similarly, the latch signal La is not output and the digital data is undefined. This state is shown in Figure 2 (Case B). This corresponds to a case where the amount of light of the object to be photometered is equal to or greater than the reference amount. In the present invention, this area is treated as an area outside the photometry range (OVER) in Table 1. ((at the nth sampling -Vs>-Vr and at the (n+1)th sampling -Vs>-Vr
)) In the nth sample -Vs<-Vr
And in the n+1th sample -Vs>-
When it comes to Vr, the start of the first integral is not 0 volts, so the latch signal La when L _AD rises from L to H latches the erroneous counter data, resulting in erroneous digital data (see Figure 2). Case C). ((Problem caused by restrictions on the number of bits of the counter)) For example, Table 1 shows the relationship between photometric output -Vs and 7-bit counter data at the end of the detailed description of the invention.
When defined as follows, when -Vs is around -640mV, the count data is (0000000) and -Vs is 0.
This is the same as the count data (0000000) near mV, and if the latch signal La is generated at this point, that is, near -640 mV, the digital data will be completely incorrect. Let this case be case D. SUMMARY OF THE INVENTION An object of the present invention is to provide a double-integration type A/D conversion circuit that solves the above-mentioned problems when the circuit having the above-described configuration is applied to a camera. If a camera, etc. performs photometric sampling one or more times after the power is turned on, the shutter operation sequence is executed by the release signal based on the latched data at that time, or the display based on the latched data is executed. The need arises. In such a case, digital data (data equivalent to over or under) is required even in the case described above, and a latch signal La for latching some data is required. In this case, it is necessary to prohibit the erroneous latch signal and to provide a signal to latch correct data or a signal to latch data indicating under. According to the present invention, all of these requirements can be met. Table 1 is an A/D conversion table for the device according to the invention. Reference voltage 2Vr 640
mV, and the photometric output -Vs within the photometric range determined by the accuracy of the light receiving element and compression diode in the photometric circuit (not shown) is -40 mV to -600 mV.
and correspond to digital data. −Vs outside the photometry range, which has poor reliability as analog data
When -Vs≧-35mV, a certain digital data is given as over, and when -Vs≦-605mV, a certain digital data is given as under. This is particularly useful, for example, when the analog output -Vs is not just a photometric value but a shutter speed calculated from an aperture value or the like. For example, if the maximum speed limit on the high-speed side of a camera shutter is 1/1000, the shutter mechanism cannot be controlled even if data of 1/2000 is given. 1/20
Even if an attempt is made to perform control that exceeds the capacity using the 00 data, a problem will occur because the rear curtain will overtake the front curtain due to the slight difference in running speed between the front curtain and the rear curtain, or due to the non-linearity of the running characteristics. In other words, converting analog data with higher accuracy into digital data may be meaningless or even cause harm. Based on these considerations, the A/D conversion circuit according to the present invention is configured as follows. If the integrated voltage Vc does not reach zero during the normal second integration period (case A), the second integration period is extended. At this time, the latch data is the value immediately after the lower limit of the photometry range. The same applies to areas outside the photometry range (in the case of UNDER) as described in 1 above. If the integrated voltage Vc does not become positive during the first integration period, the value immediately before the upper limit of the photometry range is latched and used as digital data. The same applies to 3 above in the case of OVER outside the photometry range. Next, the configuration and operation will be explained in more detail by showing a specific example. FIG. 3 is a circuit diagram showing an embodiment of an A/D conversion circuit according to the present invention. In FIG. 3, _A1 to _A4 are operational amplifiers. For S ₁ and S ₂ , when the sample signal SP is H, S ₁ is on, S ₂ is off, and when SP is L,
It is a transistor switch in which _S1 is off and _S2 is on. The photometric output -Vs is input to the integrator via A ₁ and S ₁ and the reference voltage Vr is input to the integrator via A ₂ and S ₂ . Transistor _T1 is a transistor that causes current to flow when the integrated voltage Vc becomes negative to return Vc to zero volts, and turns off when Vc is positive. transistor T ₂ ,
Due to T ₃ , the integral part output L _AD is L when Vc>0, Vc
When ≦0, it becomes H. Flip-flop F ₁ , F ₂
is a “DATA” TYPE FF such as MC14013 (Motorola), and generates a differential pulse Pa even at the rise of L _AD . Flip-flop _F3 is an S-R FF whose output Lc controls the differential pulse. The output L _UC of the flip-flop F ₄ controls the sample signal SP as well as the differential pulse and the pulse Pos outside the photometry range. The output OUT of flip-flop _F5 is set by the pulse outside the photometry range Pb, and the pulse inside the photometry range
Reset with Pa (differential pulse) and give a warning that the photometry is out of range. Flip-flop _F6 is a latch signal
Set it with La, reset it with the signal LSend when the shutter sequence is completed, and sample it at least once after the power is turned on or the shutter is turned off.
Set SET to H to control the shutter sequence, display, etc. Flip-flop _F7 is reset by the signal STCNT containing the shutter sequence,
Set with the signal MDOWN when the mirror is down and metering is possible after the shutter sequence is completed.
The output INH of _G18 controls the latch signal La, and resets _F4 to control the sample signal SP. The most significant digit _Q8 of the counter is controlled by the _LUC as the sample signal SP, and the others are input data to the latch circuit. G ₁₉ and G ₂₀ encode the contents of the counter and the limit value of the photometric range, i.e. P _U =Q ₇・
Q ₆・Q ₅・Q ₄・₃・₂・Q ₁ and Po= ₇・
Detect ₆ , ₅ , ₄ , Q ₃ , Q ₂ , Q ₁ . In the circuit with the above configuration, if the integrated voltage Vc does not reach zero during the second integration period (Case A above)
and in the case of out of photometry range (UNDER) (above)
The operation will be explained. Counter output Q ₈ =L, that is, at the timing when P _U is L during the second integration, L _AD is L, that is, Vc>
If it is 0, the measurement output -Vs is outside the photometry range UNDER
, pass the pulse P _U at the gate of G ₆ , and P _US
= ₈・_AD・P _U ) Reset _F4 , set _F5 , and latch the counter data 1111001 at this time to make it digital data.Since _F4 is reset, _G1 , _G10 , _G8 Since the gate of is closed and prohibits Pa and Pos, and even though Q ₈ becomes H, G ₈ is closed, SP remains L and the second integral continues, making Vc zero. When Vc becomes zero, L _AD changes from L to H.
Since _G1 is closed, Pa will not be generated and the latched digital data will be preserved and erroneous data will not be latched. When Q ₈ changes from H to L and the next second integration occurs, L _AD becomes H at the timing of P _U , that is, Vc
= 0 and returns to the initial state, then G ₅
Pass the pulse P _U (P _UC = ₈・L _AD・P _U ), set F ₄ and open G ₈ , and when Q ₈ becomes H, SP becomes H and the first integration starts. The operating waveform diagram in this case is shown in FIG. Next, a description will be given of the operation when the integrated voltage Vc does not become positive during the first integration period and is outside the photometry range. The operating waveform diagram in this case is shown in FIG. The part indicates a case where the value is not positive, and the part indicates a case where the value is outside the photometry range. Q ₈ =L, that is, if L _AD is H, that is, Vc = 0 at the timing of =L during the second integration, this corresponds to a case where the photometry output -Vs is outside the photometry range.
Pass the pulse Po through gate G ₁₀ , (Pos = ₈・L _AD・
Po・_LUC ) Set the flip-flop _F5 to set OUT outside the photometry range to H, and latch the counter data 0000111 at this time to make it digital data. Q ₈ =L, that is, at the timing of =L during the second integration, if L _AD is L, that is, Vc > 0, the photometry output -Vs is within or under the photometry range, and the gator G ₂ opens and the flip-flop F ₃ (Pcc= ₈・_AD・Po) and set Lc to H. −
If Vs is within the photometry range, L _AD rises from L to H between Po < counter data < P _U , and since Lc is H, create a differential pulse Pa with G ₁ , reset F ₅ , and perform photometry. Set the out-of-range OUT to L, and latch the counter data to make it digital data. Thereafter, _F3 is reset at the P _U timing to prepare for the next sampling (see Figure 4). In Fig. 4, the time T indicating the latch data is the time from the start point of the second integration, that is, when _Q8 changes from H to L (counter data zero) to the latch signal La, and the counter data reaches the photometric output -Vs. handle.
Also, the output INH of G ₁₈ during normal photometry is L and G ₁₃
is La through P c. At the time of AE lock, that is, when you want to fix the photometric value and during the shutter sequence ( _F7 is reset), INH becomes H, closes the gate _G13 , disables the latch signal La, and fixes the digital data. FIG. 5 shows a graph showing the characteristics of the data latch. In this way, in the present invention, the signal Pa passing through _G1
is the latch signal within the photometry range, the signal Pos passing through G ₁₀
is the latch signal at over, the signal passing through G ₆ , P _US is the latch signal at under, and Pb=Pos+P _US .
_F5 is set to make the warning signal OUT, and _F5 is reset with Pa to cancel the warning. Further, in the present invention, since no operation is applied to the A/D counter, this counter can be used as is for other purposes, such as shutter control.

【表】【table】

Claims

【特許請求の範囲】１第１積分期間と対応する一定の第２積分期間
を設け、それ等の期間に変換すべき光量に対応す
るアナログ電圧と基準電圧を対応させて２重積分
を行ない２重積分終了時点でデジタルカウントを
ラツチするように構成した２重積分アナログデジ
タル変換回路において、前記予め定めた第２積分
期間に２重積分が終了せずに前記期間を越えると
きは測光範囲外として前記２重積分期間の終了時
点近辺のカウントデータをＡ／Ｄ変換値とする手
段を設けて構成したことを特徴とするアナログデ
ジタル変換回路。２第１積分期間と対応する一定の第２積分期間
を設け、それ等の期間に変換すべき光量に対応す
るアナログ電圧と基準電圧を対応させて２重積分
を行ない２重積分終了時点でデジタルカウントを
ラツチするように構成した２重積分アナログデジ
タル変換回路において、第１積分期間に積分が行
われなかつたときは測光範囲外として第２積分開
始直後のカウントデータをＡ／Ｄ変換値とする手
段を設けて構成したことを特徴とするアナログデ
ジタル変換回路。[Claims] 1. A fixed second integration period corresponding to the first integration period is provided, and double integration is performed during these periods by associating an analog voltage corresponding to the amount of light to be converted with a reference voltage. 2 In a double integral analog-to-digital converter circuit configured to latch the digital count at the end of the double integral, if the double integral does not end during the predetermined second integral period and exceeds the second integral period, it is determined as outside the photometry range. An analog-to-digital conversion circuit comprising means for converting count data near the end of the double integration period into an A/D conversion value. 2 Set a certain second integration period corresponding to the first integration period, perform double integration by matching the analog voltage corresponding to the amount of light to be converted and the reference voltage during these periods, and convert the digital signal at the end of the double integration. In a double-integration analog-to-digital conversion circuit configured to latch counting, if no integration is performed during the first integration period, the count data immediately after the start of the second integration is assumed to be outside the photometry range and used as the A/D conversion value. An analog-to-digital conversion circuit characterized in that it is configured by providing means.