JPH0142412B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力するデータの最上位ビツトも含め
て最上位ビツトに一番近い“１”を検出する先行
壱検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a preceding one detection circuit that detects the "1" closest to the most significant bit of input data, including the most significant bit.

一般に、演算装置において浮動小数点を扱う場
合、有効桁数を最大限に拡張するために、正規化
処理と呼ぶ処理を行うが、この処理を行うために
は最上位ビツト（以下MSBと記す）を含めて
MSBに一番近い“１”を検出することが必要で
ある。 Generally, when handling floating point numbers in an arithmetic unit, a process called normalization processing is performed in order to maximize the number of significant digits. Including
It is necessary to detect the "1" closest to the MSB.

まず、二進浮動小数点演算の正規化処理につい
て説明する。通常、二進浮動小数点のフオーマツ
トは、第１図に示すように、指数部と仮数部とに
分かれる。式で表わせば、データをＮ、仮数を
ｍ、指数をｅとするとき、下記のようになる； Ｎ＝ｍ・2^e 正規化とは、与えられたフオーマツト内で有効
桁数を最大限に拡張するためのもので、仮数の
MSBが“１”になるように仮数全体を左シフト
することである。以下正規化されたフオーマツト
を正規数と呼ぶことにする。次に例をあげて正規
数を説明する。今、0.00101×2⁶というデータが
あつたとすると、この値は (1) 0.00101×2⁶ (2) 0.01010×2⁵ (3) 1.01000×2³ などのように幾通りにも表わせるが、ここでいう
正規数とは、(3)で示されるようにMSBが“１”
になるよう仮数全体を左シフトしたものである。 First, normalization processing for binary floating point arithmetic will be explained. Normally, a binary floating point format is divided into an exponent part and a mantissa part, as shown in FIG. Expressed as a formula, where N is the data, m is the mantissa, and ^e is the exponent, it is as follows; N=m・2 eNormalization means maximizing the number of significant digits within a given format. This is for expanding the mantissa.
The entire mantissa is shifted to the left so that the MSB becomes "1". Hereinafter, the normalized format will be referred to as a normal number. Next, we will explain normal numbers using an example. Now, if we have the data 0.00101×2 ⁶ , this value can be expressed in many ways such as (1) 0.00101×2 ⁶ (2) 0.01010×2 ⁵ (3) 1.01000×2 ³ , but here A normal number means that the MSB is “1” as shown in (3).
The entire mantissa is shifted to the left so that

次に、浮動小数点演算のうち、減算を例に一連
の処理について説明する。説明を簡単にするため
に、仮数部６ビツト、指数部３ビツトとして、Ａ
＝1.00001×2⁴（＝16.5）なるデータからＢ＝
1.11110×2³（＝15.5）なるデータを減算する例に
ついてその処理過程を説明する。 Next, a series of floating point operations will be described using subtraction as an example. To simplify the explanation, assume that the mantissa part is 6 bits and the exponent part is 3 bits.
From the data =1.00001×2 ⁴ (=16.5), B=
The processing process will be explained for an example of subtracting data 1.11110×2 ³ (=15.5).

(1) 桁合せ ＡとＢの大小関係を比較し、小さい方である
Ｂの指数をＡの指数と同じにする。その結果Ｂ
の仮数が右に１ビツトだけシフトする。(1) Digit alignment Compare the magnitude relationship between A and B, and set the index of B, which is the smaller one, to be the same as the index of A. The result B
The mantissa of is shifted one bit to the right.

Ｂ＝1.11110×2³→0.11111×10⁴ (2) 減算 ＡとＢの仮数での減算を実行する。 B=1.11110×2 ³ →0.11111×10 ⁴ (2) Subtraction Execute subtraction of the mantissas of A and B.

（Ａの仮数）−（Ｂの仮数） ＝1.00001−0.11111＝0.00010 (3) 演算結果の正規化 演算結果の0.00010×2⁴を正規数にするため、
先行壱を検出し、その前にある“０”のビツト
数分だけ（この場合は４ビツト）左シフトす
る。この時、指数の値は４−４＝０となり、正
規化された値は1.00000×2⁰（＝1.0）となる。(Mantissa of A) - (Mantissa of B) = 1.00001 - 0.11111 = 0.00010 (3) Normalization of the calculation result To make the calculation result 0.00010 x 2 ⁴ a normal number,
The leading number 1 is detected and shifted to the left by the number of "0" bits before it (4 bits in this case). At this time, the value of the index becomes 4-4=0, and the normalized value becomes 1.00000×2 ⁰ (=1.0).

浮動小数点演算において、上述した演算結果の
正規化過程は必要不可欠なものであり、浮動小数
点演算全体に占るその比重も大きい。 In floating point arithmetic operations, the above-described normalization process of the arithmetic results is essential, and it plays a large role in the overall floating point arithmetic operations.

正規化のための左シフトする方法としては、１
ビツト左シフト機能を有したハードウエアを用い
て、仮数のMSBが“１”になるかどうかをチエ
ツクしながら、繰り返し左シフトするものが考え
られる。しかし、この方法では仮数のMSBより
連続する“０”のビツト数分だけ実際にMSBの
チエツクとシフト動作が必要となり、“０”の数
が多くなる程正規化に要する時間が長くなつてし
まう。従つて、他の前処理や演算処理が高速に実
行可能であつても正規化に要する時間が多い場合
は、全体的な浮動小数点演算速度を著しく低下さ
せてしまうという欠点がある。 As a left shift method for normalization, 1
It is conceivable to use hardware with a bit left shift function to repeatedly shift left while checking whether the MSB of the mantissa becomes "1". However, with this method, it is necessary to actually check and shift the MSB by the number of consecutive "0" bits from the MSB of the mantissa, and the more "0" there are, the longer the time required for normalization becomes. . Therefore, even if other preprocessing and arithmetic processing can be executed at high speed, if normalization requires a large amount of time, there is a drawback that the overall floating point arithmetic speed will be significantly reduced.

本発明は上記欠点を除き、比較的少ないハード
ウエアで、データの最上位ビツトも含めて最上位
ビツトに一番近い“１”を高速に検出するための
先行壱検出回路を提供するものである。 The present invention eliminates the above-mentioned drawbacks and provides a preceding one detection circuit for quickly detecting the "1" closest to the most significant bit, including the most significant bit of data, using relatively little hardware. .

本発明は、入力するデータの最上位ビツトも含
めて最上位ビツトに一番近い“１”を検出する先
行壱検出回路において、前記データの各ビツトに
対応して各ビツト情報が“０”ならば上位からの
零伝達信号を下位へ伝え、前記ビツト情報が
“１”ならば下位へ伝えない手段と、前記零伝達
信号がアクテイブでありかつ前記ビツト情報が
“１”である状態を検出する手段とを有する論理
ブロツクを各ビツトに対応して前記データのビツ
ト数分設けたことを特徴とする。 The present invention provides a first detection circuit that detects the "1" closest to the most significant bit of input data including the most significant bit, and detects if each bit information is "0" corresponding to each bit of the data. means for transmitting a zero transmission signal from an upper level to a lower level and not transmitting it to a lower level if the bit information is "1"; and detecting a state in which the zero transmission signal is active and the bit information is "1". The present invention is characterized in that as many logic blocks as the number of bits of the data are provided corresponding to each bit.

次に、本発明の実施例について図面を用いて説
明する。 Next, embodiments of the present invention will be described using the drawings.

第２図は本発明の第１の実施例の回路図であ
る。 FIG. 2 is a circuit diagram of a first embodiment of the present invention.

今、扱うデータとして、16ビツト長のレジスタ
１に格納されていて、レジスタ１のMSBを含め
て、MSBに一番近い“１”を検出する先行壱検
出回路２の入力を各ビツトに対し、それぞれ、デ
ータD₁₅，D₁₄，…，D₀とする。D₁₅〜D₁をそれぞ
れ入力とする15個の論理ブロツクA₁₅〜A₁は構造
がすべて同じであり、各論理ブロツク同志は零伝
達信号線により接続されている。 The data to be handled now is stored in register 1 with a length of 16 bits, and for each bit, including the MSB of register 1, the input of the preceding one detection circuit 2 which detects the "1" closest to the MSB is as follows. Let data be D ₁₅ , D ₁₄ , ..., D ₀ , respectively. The 15 logic blocks A ₁₅ -A ₁ each having inputs D ₁₅ -D ₁ have the same structure, and each logic block is connected by a zero transmission signal line.

D₁₅を入力とする論理ブロツクA₁₅の構成と動
作について説明する。入力データD₁₅は、インバ
ータ１１と２入力AND回路１２の入力信号であ
り、次段の論理ブロツクA₁₄への零伝達信号T₁₄
を強制的に“０”にするかどうかのゲート１３の
制御信号としても働く。インバータ１１の出力信
号は次段のブロツクA₁₄へ零伝達信号T₁₅を伝え
るかどうかのゲート１４の制御信号として働く。
２入力AND回路１２はデータD₁₅と前段からの零
伝達信号T₁₅を入力し、その論理積を出力するも
のである。以降論理ブロツクA₁₄〜A₁までは零伝
達信号T₁₄〜T₁に入力データがD₁₄〜D₁に変わる
だけでその構造は全く同じである。最終論理ブロ
ツクA₀は、伝達信号T₀と入力データD₀を入力と
する２入力AND回路１５だけから成つている。 The configuration and operation of logic block _A15 which receives _D15 as input will be explained. The input data D ₁₅ is an input signal of the inverter 11 and the two-input AND circuit 12, and is a zero transmission signal T ₁₄ to the next stage logic block A ₁₄ .
It also serves as a control signal for the gate 13 to determine whether or not to forcibly set it to "0". The output signal of the inverter 11 serves as a control signal for the gate ₁₄ , which determines whether or not to transmit the zero transfer signal _T15 to the next stage block A14.
The two-input AND circuit 12 inputs the data D ₁₅ and the zero transmission signal T ₁₅ from the previous stage, and outputs the logical product thereof. Thereafter, the structure of logic blocks _A14 to _A1 is exactly the same except that the input data is changed to zero transmission signals _T14 to _T1 and _D14 to _D1 . The final logic block _A0 consists only of a two-input AND circuit 15 which receives the transmission signal _T0 and the input data _D0 .

次に、論理ブロツクA₁₅の動作について説明す
る。零伝達信号T₁₅が“０”のときは、２入力
AND回路１２の出力データ線S₁₅は“０”とな
り、入力データD₁₅が“０”ならばインバータ１
１を通してゲート１４がオンとなり、次段の論理
ブロツクA₁₄への零伝達信号T₁₄を“０”のまま
伝える。一方、入力データD₁₅が“１”ならばゲ
ート１３がオンとなり、次段の論理ブロツクA₁₄
への零伝達信号T₁₄を強制的に“０”にして伝え
る。その結果零伝達信号T₁₅が“０”で入力され
た場合は、入力データD₁₅〜D₀の値に無関係に出
力データ線S₁₅〜S₀は“０”となる。次に零伝達
信号T₁₅が論理ブロツクA₁₅に“１”で入力され
た時は、入力データが“０”の場合インバータ１
１を通してゲート１４がオンとなり、次段の論理
ブロツクA₁₄への零伝達信号T₁₄を“１”のまま
伝える。このとき、２入力AND回路１２の出力
データ線S₁₅は“０”である。入力データD₁₅が
“１”の場合、２入力AND回路１２の出力データ
線S₁₅は“１”となり、同時にゲート１３がオン
となり、次段の論理ブロツクA₁₄への零伝達信号
T₁₄を強制的に“０”にする。前述のように零伝
達信号T₁₅が“０”で入力されるとそれ以降の論
理ブロツクの出力データ線の値は“０”となる。
すなわち、零伝達信号T₁₅が“１”で入力された
場合は、入力データの値が“１”となるまで出力
データ線の値を“０”にして次段の論理ブロツク
へ零伝達信号を“１”のまま伝え、入力データの
値が“１”となる論理ブロツクでその出力データ
線の値を“１”にするとともに次段の論理ブロツ
クへの零伝達信号を“０”にして、以降の論理ブ
ロツクの出力データ線の値を“０”にする。 Next, the operation of logic block _A15 will be explained. When zero transmission signal T ₁₅ is “0”, 2 inputs
The output data line _S15 of the AND circuit 12 becomes "0", and if the input data _D15 is "0", the inverter 1
1, the gate 14 is turned on and transmits the zero transmission signal _T14 to the next stage logic block _A14 as "0". On the other hand, if the input data D ₁₅ is "1", the gate 13 is turned on, and the next stage logic block A ₁₄
The zero transmission signal _T14 is forcibly set to "0" and transmitted. As a result, when the zero transmission signal _T15 is input as "0", the output data lines _S15 - _S0 become "0" regardless of the values of the input data _D15 - _D0 . Next, when the zero transmission signal T ₁₅ is input as “1” to the logic block A ₁₅ , if the input data is “0”, the inverter 1
1, the gate 14 is turned on and transmits the zero transmission signal _T14 to the next stage logic block _A14 as "1". At this time, the output data line _S15 of the two-input AND circuit 12 is "0". When the input data D ₁₅ is "1", the output data line S ₁₅ of the 2-input AND circuit 12 becomes "1", and at the same time the gate 13 is turned on, and a zero transmission signal is transmitted to the next stage logic block A ₁₄ .
Force _T14 to “0”. As described above, when the zero transmission signal _T15 is input as "0", the values of the output data lines of the subsequent logic blocks become "0".
That is, when the zero transmission signal _T15 is input as "1", the value of the output data line is set to "0" until the input data value becomes "1", and the zero transmission signal is sent to the next stage logic block. The logic block whose input data value becomes "1" sets the value of its output data line to "1" and also sets the zero transmission signal to the next stage logic block to "0". The value of the output data line of the subsequent logic block is set to "0".

第３図は第２図に示す実施例の入力データに対
してアクテイブとなる出力データ線を説明するた
めの図である。 FIG. 3 is a diagram for explaining output data lines that become active in response to input data in the embodiment shown in FIG. 2.

入力データD₁₅〜D₀に対するアクテイブな出力
データ線を右端に示す。例えば、入力データD₁₅
〜D₉が“０”で、入力データD₈で初めて“１”
となる場合、出力データ線S₈だけアクテイブにな
る。このとき入力データD₇〜D₀はどのような値
であつてもかまわない。 Active output data lines for input data D ₁₅ to _{D 0} are shown at the right end. For example, input data D ₁₅
~ D ₉ is “0” and input data D ₈ is “1” for the first time
In this case, only the output data line _S8 becomes active. At this time, the input data D ₇ to _{D 0} may have any value.

このように、比較的少ないハードウエアにより
高速にデータの先行壱を検出することが可能にな
る。 In this way, it becomes possible to detect the first preceding piece of data at high speed with relatively little hardware.

第４図は本発明の第２の実施例の回路図であ
る。 FIG. 4 is a circuit diagram of a second embodiment of the present invention.

この実施例はｎ−MOS半導体装置で構成した
プリチヤージサンプリング方式の先行壱検出回路
である。 This embodiment is a pre-charge sampling type first detection circuit constructed using an n-MOS semiconductor device.

先行壱検出回路２０の入力データは第２図に示
したレジスタ１の出力データであり、第２図と同
様にMSBよりD₁₅，D₁₄，…，D₀で示してある。
入力データD₁₅〜D₁をそれぞれ入力とする15個の
論理ブロツクA₁₅〜A₁は構造がすべて同じであ
り、各論理ブロツク同志は零伝達信号線により接
続されている。 The input data of the preceding one detection circuit 20 is the output data of the register 1 shown in FIG. 2, and is indicated by D ₁₅ , D ₁₄ , . . . , D ₀ from the MSB as in FIG. 2.
The 15 logic blocks A ₁₅ -A ₁ each receiving input data D ₁₅ -D ₁ have the same structure, and each logic block is connected by a zero transmission signal line.

まず、D₁₅を入力とする論理ブロツクA₁₅の構
成について説明する。論理ブロツクA₁₅は、入力
データD₁₅の値を反転するインバータ２１とこの
インバータ２１の出力データと前段からの零伝達
信号T₁₅を入力とし、論理和否定を出力データ線
S₁₅に出力する２入力NOR回路２２と次段の論理
ブロツクA₁₄へ論理ブロツクA₁₅へ入力される零
伝達信号T₁₅をそのまま伝えるかどうかをインバ
ータ２１の出力信号により制御されるトランジス
タ２３と、入力する零伝達信号T₁₅を基本クロツ
クφ１の“１”の期間“１”にプリチヤージする
トランジスタ２４とにより構成される。MSBよ
り数えて最終段の入力データD₀を入力とする論
理ブロツクA₀は入力データD₀を反転するインバ
ータ２５と、インバータ２５の出力と入力データ
D₁を入力とする前段の論理ブロツクA₁からの零
伝達信号T₀とを入力とし、論理和否定をS₀に出
力する２入力NOR回路２６とにより構成される。
論理ブロツクA₁₅に入力される零伝達信号T₁₅は、
トランジスタ２７を介してグランドに接続され
る。トランジスタ２７はゼロ検出許可信号
と基本クロツクφ１とを入力とする２入力NOR
回路２８の出力によつて制御される。 First, the configuration of logic block _A15 which receives _D15 as an input will be explained. Logic block A ₁₅ receives an inverter 21 that inverts the value of input data D ₁₅ , the output data of this inverter 21, and a zero transmission signal T ₁₅ from the previous stage, and outputs the logical OR NOT on the data line.
The transistor ₂₃ , which is controlled by the output signal of the inverter 21, determines whether or not to directly transmit the zero transmission signal _T15 input to the logic block _A15 to the two-input NOR circuit ₂₂ outputting to the logic block A15 and the next stage logic block A14. , and a transistor 24 that precharges the input zero transmission signal _T15 to "1" during the "1" period of the basic clock φ1. The logic block _A0 that receives input data _D0 at the final stage counting from the MSB is an inverter 25 that inverts the input data _D0 , and the output of the inverter 25 and the input data.
It is constituted by a two-input NOR circuit 26 which receives as input the zero transmission signal T ₀ from the logic block A ₁ at the previous stage, which receives D ₁ as its input, and outputs the logical sum negation to S ₀ .
The zero transfer signal T ₁₅ input to the logic block A ₁₅ is
It is connected to ground via a transistor 27. Transistor 27 is a two-input NOR transistor that receives the zero detection enable signal and basic clock φ1.
It is controlled by the output of circuit 28.

次に、この先行壱検出回路２０の動作について
説明する。基本クロツクφ１が“１”の時に２入
力NOR回路２８の出力が“０”でトランジスタ
２７がオフとなり、トランジスタ２４がオンとな
つて各ブロツク内の零伝達信号線は“１”にチヤ
ージされる。このとき、各ブロツク内の２入力
NOR回路からの出力データ線はすべて“０”に
なつている。次に、基本クロツクφ１が“０”と
なり、ゼロ検出許可信号がアクテイブ“０”
になると、２入力NOR回路２８の出力が“１”
でトランジスタ２７がオンし、論理ブロツクA₁₅
への零伝達信号T₁₅を“０”にする。ここで入力
データD₁₅が“１”であれば、インバータ２１を
通して零伝達信号T₁₅とともに２入力NOR回路２
２には“０”“０”が入力され、その出力S₁₅は
“１”となる。このときトランジスタ２３はオフ
で次段以降の論理ブロツクの零伝達信号線は
“１”にチヤージされたままで論理ブロツクA₁₄
以降の２入力NOR回路からの出力S₁₄〜S₀は
“０”となる。一方、論理ブロツクA₁₅への零伝
達信号T₁₅が“０”で入力データD₁₅が“０”の
場合、インバータ２１を通して２入力NOR回路
２２の出力S₁₅は“０”となる。このときトラン
ジスタ２３はオンとなり、次段の論理ブロツク
A₁₄への零伝達信号T₁₄は“０”となつて、入力
データが“１”である論理ブロツクまで零伝達信
号は“０”で伝わる。この結果、入力データD₁₅
から始めて入力データが“１”となつている論理
ブロツクまで零伝達信号は“０”で伝わり、各論
理ブロツクの２入力NOR回路からは“０”が出
力され、最初に入力データが“１”となつている
論理ブロツクでその出力信号は“１”となり、以
降の論理ブロツクの零伝達信号線は“１”にチヤ
ージされたままで、その出力信号は“０”であ
る。すなわち、ゼロ検出許可信号と基本ク
ロツクφ１がともに“０”のとき、入力データ
D₁₅から始めて、最初に入力データが“１”であ
る論理ブロツクの出力データ線が“１”となり、
それ以外の論理ブロツクの出力データ線はすべて
“０”である。 Next, the operation of this preceding one detection circuit 20 will be explained. When the basic clock φ1 is "1", the output of the 2-input NOR circuit 28 is "0", the transistor 27 is turned off, the transistor 24 is turned on, and the zero transmission signal line in each block is charged to "1". . At this time, two inputs in each block
The output data lines from the NOR circuit are all "0". Next, the basic clock φ1 becomes “0” and the zero detection permission signal becomes active “0”.
, the output of the 2-input NOR circuit 28 becomes “1”
transistor 27 turns on, logic block A ₁₅
The zero transmission signal _T15 is set to "0". Here, if the input data D ₁₅ is "1", the 2-input NOR circuit 2 is transmitted together with the zero transmission signal T ₁₅ through the inverter 21.
2 is input with "0" and "0", and its output _S15 becomes "1". At this time, the transistor 23 is off, and the zero transmission signal lines of the logic blocks from the next stage onwards remain charged to "1", and the logic block _A14 remains charged to "1".
The subsequent outputs _S14 to _S0 from the two-input NOR circuit become "0". On the other hand, when the zero transmission signal T ₁₅ to the logic block A ₁₅ is "0" and the input data D ₁₅ is "0", the output S ₁₅ of the two-input NOR circuit 22 becomes "0" through the inverter 21. At this time, the transistor 23 is turned on and the next stage logic block is turned on.
The zero transmission signal _T14 to _A14 becomes "0" and is transmitted as "0" to the logic block whose input data is "1". As a result, the input data D ₁₅
Starting from , the zero transmission signal is transmitted as "0" to the logic block whose input data is "1", and "0" is output from the 2-input NOR circuit of each logic block, and when the input data is "1" first. The output signal of the logic block becomes "1", and the zero transmission signal line of the subsequent logic blocks remains charged to "1", and the output signal thereof becomes "0". That is, when the zero detection permission signal and the basic clock φ1 are both “0”, the input data
Starting from _D15 , the output data line of the logic block whose input data is "1" becomes "1",
All output data lines of other logic blocks are "0".

このように、比較的少ないハードウエアにより
高速に先行壱を検出することが可能である。尚、
上記実施例においては、データ長16ビツトを考え
たが、拡張されたデータ長に対しても有効であ
る。但し、上記実施例を極端に拡張したデータ長
に対して応用しようとした場合、零伝達信号の伝
播速度が各段のデイレイの累積となり、低下して
しまう。そこで、次に伝播速度の低下を回避する
先行壱検出回路の実施例について説明する。 In this way, it is possible to detect the preceding one at high speed with relatively little hardware. still,
In the above embodiment, a data length of 16 bits was considered, but it is also effective for extended data lengths. However, if the above embodiment is applied to an extremely expanded data length, the propagation speed of the zero transmission signal will be reduced due to the accumulation of delays at each stage. Therefore, next, an embodiment of a first detection circuit that avoids a decrease in propagation speed will be described.

第５図は本発明の第３の実施例の回路図であ
る。 FIG. 5 is a circuit diagram of a third embodiment of the present invention.

この実施例は、上述のように、拡張されたデー
タ長に対しても零伝達信号の伝播速度の低下を回
避した回路である。拡張されたデータ長として64
ビツト長のデータを例にして説明する。入力する
データは、MSBより順にD₆₃，D₆₂，…，D₀であ
り、MSBである入力データD₆₃から８ビツト単位
でまとめられている。各入力データに対応する論
理ブロツクB₆₃〜B₀は第４図における論理ブロツ
クA₁₅と全く同じ回路構成であり、その動作につ
いて説明すると、入力データD₆₃を入力とする論
理ブロツクB₆₃の零伝達信号T₆₃はゼロ検出許可
信号ZDEと基本クロツクφ１を入力とする２入
力NOR回路３１の出力により制御され、次の入
力データD₅₅を入力とする論理ブロツクB₅₅の零
伝達信号T₅₅は２入力NOR回路３１の出力を反転
したものと、入力データD₆₃，D₆₂，D₆₁，D₆₀，
D₅₉，D₅₈，D₅₇，D₅₆を入力とする９入力NOR回
路３３の出力により制御される。以下同様にし
て、８ビツトのデータバスと、入力される伝達信
号との論理和否定の結果によつて次段の零伝達信
号を制御している。従つて、零伝達信号の伝播は
最大７段（９入力のNOR回路の個数）に押える
ことができる。 As described above, this embodiment is a circuit that avoids a decrease in the propagation speed of the zero transmission signal even for an extended data length. 64 as extended data length
This will be explained using bit length data as an example. The data to be input are D ₆₃ , D ₆₂ , . . . , D ₀ in order from the MSB, and are grouped in 8-bit units starting from the input data D ₆₃ which is the MSB. The logic blocks B ₆₃ to _{B 0} corresponding to _each input data have exactly the same circuit configuration as the logic block A ₁₅ in FIG _. The transmission signal T ₆₃ is controlled by the output of the two-input NOR circuit 31 which receives the zero detection enable signal ZDE and the basic clock φ1, and the zero transmission signal T ₅₅ of the logic block B ₅₅ which receives the next input data D ₅₅ is The inverted output of the 2-input NOR circuit 31 and the input data D ₆₃ , D ₆₂ , D ₆₁ , D ₆₀ ,
It is controlled by the output of a 9-input NOR circuit 33 which receives D ₅₉ , D ₅₈ , D ₅₇ , and D ₅₆ as inputs. Similarly, the zero transmission signal at the next stage is controlled based on the result of ORing the 8-bit data bus and the input transmission signal. Therefore, the propagation of the zero transmission signal can be suppressed to a maximum of seven stages (the number of nine-input NOR circuits).

次に、この実施例の動作について説明する。ゼ
ロ検出許可信号ZDEと基本クロツクφ１を入力
とする２入力NOR回路３１の出力が“０”の場
合、９入力NOR回路３３の出力も“０”となり、
以下同様にして全零伝達信号は“１”にチヤージ
されたままで、各論理ブロツクB₆₃〜B₀からの出
力データ線S₆₃〜S₀の値はすべて“０”のままで
ある。次にゼロ検出許可信号ZDEと基本クロツ
クφ１がともに“０”で２入力NOR回路３１か
らの出力が“１”のとき、入力データD₆₃から数
えて最終入力データD₀で初めて“１”となる場
合を考えると第４図の実施例では、各論理ブロツ
クを一段ずつ伝播し、最後に１を出力することに
なるが、この第３の実施例では入力データD₆₃〜
D₅₆を一度に見て、９入力NOR回路３３の出力を
“１”にする。以下８論理ブロツク単位に見てい
き７段の９入力NOR回路を通り論理ブロツクB₇
に零伝達信号が“０”で入る。以降論理ブロツク
B₇〜B₁の出力データ線S₇〜S₁を“０”にしなが
ら伝播し、入力データD₀が“１”の論理ブロツ
クB₀の出力データ線S₀を“１”にする。すなわ
ち、第２の実施例では64段の論理ブロツクを伝達
しなくてはならなかつたのが、第３の実施例の回
路を用いると、７段の９入力NOR回路と８段の
論理ブロツクの伝播に押えることができ、高速動
作が可能になる。 Next, the operation of this embodiment will be explained. When the output of the 2-input NOR circuit 31 inputting the zero detection permission signal ZDE and the basic clock φ1 is "0", the output of the 9-input NOR circuit 33 is also "0",
Similarly, the all-zero transmission signal remains charged to "1", and the values of the output data lines _S63 - _S0 from each logic block _B63 - _B0 all remain "0". Next, when the zero detection enable signal ZDE and the basic clock φ1 are both "0" and the output from the two-input NOR circuit 31 is "1", the final input data D ₀ , counting from input data D ₆₃ , becomes "1" for the first time. Considering the case where the input data D ₆₃ to
Look at _D56 at once and set the output of the 9-input NOR circuit 33 to "1". We will look at each of the 8 logic blocks below and pass through a 7-stage 9-input NOR circuit to logic block B _7.
The zero transmission signal enters as “0”. Logical block
The output data lines S ₇ -S ₁ of B ₇ -B ₁ are set to "0" while propagating, and the output data line S ₀ of logic block B ₀ whose input data D 0 is " ₁ " is set to "1". In other words, in the second embodiment, 64 stages of logic blocks had to be transmitted, but by using the circuit of the third embodiment, it is possible to transmit 7 stages of 9-input NOR circuits and 8 stages of logic blocks. Propagation can be suppressed and high-speed operation is possible.

このように、この第３の実施例によれば、ビツ
ト長の大きなデータに対して入力データの先行壱
を検出するのに比較的少ないハードウエアを付加
することによつて高速に行うことが可能である。 As described above, according to the third embodiment, it is possible to detect the leading part of input data for data with a large bit length at high speed by adding relatively little hardware. It is.

上記三つの実施例では、MSBも含めてMSBに
一番近い“１”を検出するものとして先行壱検出
回路を説明したが、反対にMSBも含めてMSBに
一番近い“０”を検出することも、上記実施例に
おいて入力データを反転させることにより容易に
実現できる。また、最下位ビツト（LSB）も含
めてLSBに一番近い“１”あるいは“０”を検
出することも若干の回路変更で適用可能である。 In the above three embodiments, the preceding one detection circuit was described as one that detects the "1" closest to the MSB, including the MSB, but on the contrary, it detects the "0" closest to the MSB, including the MSB. This can also be easily realized by inverting the input data in the above embodiment. It is also possible to detect the "1" or "0" closest to the LSB, including the least significant bit (LSB), with a slight circuit modification.

以上詳細に説明したように、本発明によれば、
比較的少ないハードウエアでデータの最上位ビツ
トも含めて最上位ビツトに一番近い“１”を高速
に検出する先行壱検出回路が得られるのでその効
果は大きい。 As explained in detail above, according to the present invention,
The effect is great because it is possible to obtain a leading one detection circuit that can quickly detect the "1" closest to the most significant bit, including the most significant bit of data, with a relatively small amount of hardware.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は浮動小数点のフオーマツトを示す図、
第２図は本発明の第１の実施例の回路図、第３図
は第２図に示す実施例の入力データに対してアク
テイブとなる出力データ線を説明するための図、
第４図は本発明の第２の実施例の回路図、第５図
は本発明の第３の実施例の回路図である。 １……レジスタ、２……先行壱検出回路、１１
……インバータ、１２……２入力AND回路、１
３，１４……ゲート、２０……先行壱検出回路、
２１……インバータ、２２……２入力NOR回路、
２３……トランジスタ、２４……トランジスタ、
２５……インバータ、２６……２入力NOR回路、
２７……トランジスタ、２８……２入力NOR回
路、３０……先行壱検出回路、３１……２入力
NOR回路、３３……９入力NOR回路。 Figure 1 shows the floating point format.
FIG. 2 is a circuit diagram of the first embodiment of the present invention, FIG. 3 is a diagram for explaining output data lines that are active in response to input data of the embodiment shown in FIG. 2,
FIG. 4 is a circuit diagram of a second embodiment of the invention, and FIG. 5 is a circuit diagram of a third embodiment of the invention. 1...Register, 2...Preceding one detection circuit, 11
...Inverter, 12...2 input AND circuit, 1
3, 14...gate, 20...preceding one detection circuit,
21...Inverter, 22...2 input NOR circuit,
23...Transistor, 24...Transistor,
25...Inverter, 26...2 input NOR circuit,
27... Transistor, 28... 2-input NOR circuit, 30... Leading one detection circuit, 31... 2-input
NOR circuit, 33...9 input NOR circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 入力するデータの最上位ビツトも含めて最上
位ビツトに一番近い“１”を検出する先行壱検出
回路において、前記データの各ビツトに対応し
て、各ビツト情報が“０”ならば上位からの零伝
達信号を下位へ伝え、前記ビツト情報が“１”な
らば下位へ伝えない手段と、前記零伝達信号がア
クテイブでありかつ前記ビツト情報が“１”であ
る状態を検出する手段とを有する論理ブロツクを
各ビツトに対応して前記データのビツト数分設け
たことを特徴とする先行壱検出回路。1 In the preceding one detection circuit that detects the "1" closest to the most significant bit of the input data, including the most significant bit, if each bit information is "0" corresponding to each bit of the data, the upper means for transmitting a zero transmission signal from a zero transmission signal to a lower level and not transmitting it to a lower level if the bit information is "1"; and means for detecting a state in which the zero transmission signal is active and the bit information is "1". 1. A preceding detection circuit characterized in that logic blocks having the same number of bits as the number of data bits are provided corresponding to each bit.