JPH01321486A - Effects device - Google Patents
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- JPH01321486A JPH01321486A JP63155153A JP15515388A JPH01321486A JP H01321486 A JPH01321486 A JP H01321486A JP 63155153 A JP63155153 A JP 63155153A JP 15515388 A JP15515388 A JP 15515388A JP H01321486 A JPH01321486 A JP H01321486A
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- Electrophonic Musical Instruments (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子楽器などにおいて使用される効果装置
に関し、特に、楽音信号を遅延することに基づき所定の
効果を付与するものにおいて、遅延長を切り換えたとき
に生ずるクリックノイズを防止するようにしたことに関
する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to an effect device used in an electronic musical instrument, etc., and in particular to one that imparts a predetermined effect based on delaying a musical tone signal. This invention relates to preventing click noise that occurs when switching.
電子楽器などにおいて使用される効果装置においては、
ディジタル遅延装置を用いて「デイレイ」、「リバーブ
」、「フェイザー」、「ビブラート」、「トレモロ」等
の変調効果を付与するようにしたものがある（例えば、
特開昭５８−１４１９１号、特開昭５８−１４８９８号
、特開昭５８−５０５９５号、特開昭５８−１０８５８
３号など）。In effect devices used in electronic musical instruments,
There are devices that use digital delay devices to add modulation effects such as "delay,""reverb,""phaser,""vibrato," and "tremolo" (for example,
JP 58-14191, JP 58-14898, JP 58-50595, JP 58-10858
No. 3, etc.).
ディジタル遅延装置における遅延長は、楽音信号を処理
している最中に、演奏者の操作に応じであるいはプログ
ラム等に応じて自動的に変更されることがあるが、その
ような場合、変更前の遅延出力信号と変更後の遅延出力
信号の位相が不連続になることによって、切り替わり部
分でクリックノイズが発生するという不都合があった。The delay length in a digital delay device may be changed automatically in response to the performer's operation or in accordance with the program, etc. while processing musical tone signals. Since the phase of the delayed output signal and the changed delayed output signal become discontinuous, there is an inconvenience that click noise occurs at the switching portion.
特に、リバーブのように、遅延出力信号が遅延装置の入
力側に帰還する効果の場合は、そのようなりリックノイ
ズが循環してしまうので、問題が大きい。Particularly, in the case of an effect such as reverb, in which a delayed output signal is fed back to the input side of a delay device, this is a serious problem because the lick noise will circulate.
この発明はそのようなりリックノイズを防止することが
できるようにした効果装置を提供しようとするものであ
る。The present invention aims to provide an effect device capable of preventing such lick noise.
この発明は、入力した楽音信号を遅延出力し、この遅延
長を切り替えることができる可変遅延手段を具え、この
遅延に基づく効果を該楽音信号に対して付与する効果装
置において、この可変遅延手段の遅延長を変更すべきと
き、少なくとも変更前の遅延長に対応する遅延出力信号
と変更後の遅延長に対応する遅延出力信号とを前記可変
遅延手段から同時に出力し、変更前の遅延長に対応する
遅延出力信号に対して減衰エンベロープを付与して該遅
延出力信号のレベルを徐々に減衰させ、同時に、変更後
の遅延長に対応する遅延出力信号に対して立上りエンベ
ロープを付与して該遅延出力信号のレベルを徐々に増大
させ、こうしてエンベロープ付与された両信号を合成し
、前記可変遅延手段の出力信号として出力する合成手段
を具え、遅延長を変更するときに生じるクリックノイズ
を防止したことを特徴とするものである。The present invention provides an effect device which includes a variable delay means capable of delaying and outputting an input musical tone signal and switching the delay length, and imparts an effect based on the delay to the musical tone signal. When the delay length is to be changed, at least a delayed output signal corresponding to the pre-change delay length and a delayed output signal corresponding to the post-change delay length are simultaneously output from the variable delay means to correspond to the pre-change delay length. An attenuation envelope is applied to the delayed output signal to gradually attenuate the level of the delayed output signal, and at the same time, a rising envelope is applied to the delayed output signal corresponding to the changed delay length to output the delayed output signal. The present invention further includes a synthesizing means for gradually increasing the signal level, synthesizing both enveloped signals, and outputting the synthesized signal as an output signal of the variable delay means, thereby preventing click noise occurring when changing the delay length. This is a characteristic feature.
遅延長を変更すべきとき、変更前の遅延長に対応する遅
延出力信号と変更後の遅延長に対応する遅延出力信号と
が可変遅延手段から同時に出力される。変更前の遅延長
に対応する遅延出力信号に対して減衰エンベロープが付
与され、該遅延出力信号のレベルが徐々に減衰する。同
時に、変更後の遅延長に対応する遅延出力信号に対して
立上りエンベロープが付与され、該遅延出力信号のレベ
ルが徐々に増大する。こうして相反する特性でエンベロ
ープ付与された両信号が合成され、この合成信号が可変
遅延手段の出力信号となる。When the delay length is to be changed, a delay output signal corresponding to the delay length before the change and a delay output signal corresponding to the delay length after the change are simultaneously output from the variable delay means. An attenuation envelope is applied to the delayed output signal corresponding to the delay length before change, and the level of the delayed output signal is gradually attenuated. At the same time, a rising envelope is applied to the delayed output signal corresponding to the changed delay length, and the level of the delayed output signal gradually increases. In this way, the two signals enveloped with contradictory characteristics are combined, and this combined signal becomes the output signal of the variable delay means.
これにより、変更前の遅延長に対応する可変遅延手段の
出力信号の位相と変更後の遅延長に対応する可変遅延手
段の出力信号の位相とが合っていなかったとしても、相
反する特性でエンベロープ付与された両信号の合成によ
り、スムーズに両信号が切り替わることになり、切り替
わり部分におけるクリックノイズの発生が防止される。As a result, even if the phase of the output signal of the variable delay means corresponding to the delay length before change does not match the phase of the output signal of the variable delay means corresponding to the delay length after change, the envelope is By combining both of the applied signals, the two signals are smoothly switched, and click noise is prevented from occurring at the switching portion.
以下、添付図面を参照してこの発明の実施例につき詳細
に説明しよう。Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
第１図においては、電子楽器のリバーブ効果装置に適用
した実施例が示されている。ａ盤１０で押圧された鍵に
対応する楽音信号がディジタルで楽音信号発生回路１１
から発生される。FIG. 1 shows an embodiment applied to a reverb effect device for an electronic musical instrument. The musical tone signal corresponding to the key pressed on the a board 10 is digitally generated by the musical tone signal generation circuit 11.
generated from.
ＲＡＭからなるディジタルメモリ１２は、可変遅延装置
に相当するものであり、楽音信号発生回路１１から発生
されたディジタル楽音信号ＤＯ５が加算器１３及び乗算
器１４を経由して該ディジタルメモリ１２のデータ入力
ＩＮに与えられる。The digital memory 12 consisting of a RAM corresponds to a variable delay device, and the digital musical tone signal DO5 generated from the musical tone signal generating circuit 11 is input to the digital memory 12 via an adder 13 and a multiplier 14. Given to IN.
ディジタルメモリ１２の出力ＯＵＴが可変遅延装置の遅
延出力に相当し、この遅延出力は乗算器１８、アキュム
レータ３２．ラッチ回路３３９乗算器１５を経由して加
算器１３に与えられ、可変遅延装置の入力側に帰還され
る。また、乗算器１８゜アキュムレータ３２．ラッチ回
路３３を経由した遅延出力は乗算器１６を介して加算器
１９に与えられ、乗算器１７を経由して該加算器１９に
与えられる入力楽音信号と加算される。この加算器１９
の出力が出力レジスタ２０にラッチされ、リバーブ効果
の付与されたディジタル楽音信号として更にディジタル
／アナログ変換器２１に入力され。The output OUT of the digital memory 12 corresponds to the delayed output of the variable delay device, and this delayed output is transmitted to the multiplier 18, the accumulator 32 . The latch circuit 339 is applied to the adder 13 via the multiplier 15, and fed back to the input side of the variable delay device. Also, a multiplier 18° accumulator 32. The delayed output via the latch circuit 33 is applied to the adder 19 via the multiplier 16, and is added to the input musical tone signal applied to the adder 19 via the multiplier 17. This adder 19
The output is latched in an output register 20 and further inputted to a digital/analog converter 21 as a digital musical tone signal with a reverb effect added thereto.
アナログ変換された後、サウンドシステム２２に至る０
乗算器１４〜１７の係数入力にはリバーブ効果を設定す
るのためのパラメータＣ１〜Ｃ４が与えられる。After being converted to analog, the 0 that reaches the sound system 22
Coefficient inputs of multipliers 14 to 17 are given parameters C1 to C4 for setting reverb effects.
ディジタルメモリ１２においては、各アドレスに順番に
書き込んだディジタル楽音信号の読出しアドレスを、書
込みアドレスからずらす（オフセットする）ことにより
、そのオフセットアドレス量に応じた遅延を行う。In the digital memory 12, by shifting (offsetting) the readout address of the digital musical tone signal sequentially written to each address from the write address, a delay is effected according to the amount of the offset address.
この実施例においては、ディジタルメモリ１２における
可変遅延長が３段階に限られており、３段階の遅延出力
信号Ｄｉ、Ｄ２．Ｄ３が、常時、時分割的に該ディジタ
ルメモリ１２から出力されるようになっている。In this embodiment, the variable delay length in the digital memory 12 is limited to three stages, and the three stages of delayed output signals Di, D2 . D3 is always outputted from the digital memory 12 in a time-division manner.
タイミング信号発生回路２３は、ディジタルメモリ１２
の読み書きを制御する信号Ｒ／ＷＳを発生する。ディジ
タル楽音信号ＤＯ３のサンプリング周期に同期してサン
プリングクロックパルスＳＣＫが、楽音信号発生回路１
１から発生され、タイミング信号発生回路２３に与えら
れる。タイミング信号発生回路２３では、このサンプリ
ングクロックパルスＳＣＫとシステムクロックパルスφ
に基づき、サンプリング周期の最初の１／４期間で書込
みを指示し、残りの３／４期間で読み出しを指示する読
み書き制御信号Ｒ／ＷＳを発生する。The timing signal generation circuit 23 is connected to the digital memory 12
Generates a signal R/WS that controls reading and writing of the data. The sampling clock pulse SCK is synchronized with the sampling period of the digital musical tone signal DO3.
1 and is applied to the timing signal generation circuit 23. In the timing signal generation circuit 23, this sampling clock pulse SCK and the system clock pulse φ
Based on this, a read/write control signal R/WS is generated that instructs writing in the first 1/4 period of the sampling period and instructs reading in the remaining 3/4 period.
また、サンプリング周期の残りの３／４期間を３分割し
て夫々の期間に対応して時分割選択信号ＳＬ、Ｓ２．Ｓ
３を発生し、更に最後の時分割選択信号Ｓ３のパルス発
生期間の後半に対応して取り込み信号ＳＬを発生する６
時分割的読出号ＳＬ。Further, the remaining 3/4 period of the sampling period is divided into three, and time division selection signals SL, S2 . S
3, and further generates a capture signal SL corresponding to the latter half of the pulse generation period of the final time division selection signal S3.
Time division reading number SL.
Ｓ２．Ｓ３は、３段階の遅延出力信号Ｄｉ、Ｄ２゜Ｄ３
を該ディジタルメモリ１２から時分割的に出力するため
の制御信号である。取り込み信号ＳＬは出力レジスタ２
０の取り込み制御入力に与えられ、加算器１９から与え
られる効果演算済みの１サンプル点分のディジタル楽音
信号データを該出力レジスタ２０に取り込む。これらの
パルス及び信号のタイミングチャートの一例は第２図に
示されている。S2. S3 is a three-stage delayed output signal Di, D2°D3
This is a control signal for outputting from the digital memory 12 in a time-divisional manner. Capture signal SL is output register 2
The output register 20 receives one sample point worth of digital musical tone signal data, which is applied to the input control input 0 and which is provided from the adder 19 and has undergone effect calculations. An example of a timing chart of these pulses and signals is shown in FIG.
読み書き制御信号Ｒ／ＷＳはディジタルメモリ１２の読
み書き制御入力Ｒ／Ｗに与えられ、前述のように、ディ
ジタル楽音信号ＤＯ３の１サンプリング周期の最初の１
／４期間で、データ入カニＮに加わる該ディジタル楽音
信号サンプル値データを書込み、残りの３／４期間で３
段階の遅延出力信号Ｄｉ、Ｄ２．Ｄ３の時分割的読出し
を行うようにする。書込みアドレスと読出しアドレスは
セレクタ２４からディジタルメモリ１２のアドレス入力
ＡＤに与えられるデータによって指定される。The read/write control signal R/WS is applied to the read/write control input R/W of the digital memory 12, and as described above, the read/write control signal R/WS is applied to the first one of one sampling period of the digital musical tone signal DO3.
In the /4 period, the digital musical tone signal sample value data added to the data input crab N is written, and in the remaining 3/4 period, the 3
Delayed output signals Di, D2 . Time-divisional reading of D3 is performed. The write address and the read address are specified by data applied from the selector 24 to the address input AD of the digital memory 12.
アドレスカウンタ２５は、サンプリングクロックパルス
ＳＣＫを順次カウントすることにより、書込みアドレス
データを作成する。このアドレスカウンタ２５のカウン
ト出力がセレクタ２４のＡ入力に与えられ、読み書き制
御信号Ｒ／ＷＳが“０”のとき、つまりサンプリング周
期の最初の１／４期間の書込みモードのとき、該セレク
タ２４で選択されてディジタルメモリ１２のアドレス人
力ＡＤに書込みアドレス指定データとして与えられる。Address counter 25 creates write address data by sequentially counting sampling clock pulses SCK. The count output of the address counter 25 is applied to the A input of the selector 24, and when the read/write control signal R/WS is "0", that is, in the write mode during the first 1/4 period of the sampling period, the selector 24 The data is selected and given to the address AD of the digital memory 12 as write address designation data.
従って、入力されたディジタル楽音信号のサンプル値デ
ータは、その時間順序に従って、ディジタルメモリ１２
の順次アドレスに順番に書き込まれる。Therefore, the sample value data of the input digital tone signal is stored in the digital memory 12 in accordance with its time order.
are written to sequential addresses in order.
ディジタルメモリ１２においては、こうして順次アドレ
スに順番に書き込んだディジタル楽音信号の読出しアド
レスを、書込みアドレスからすらす（オフセットする）
ことにより、そのオフセットアドレス量に応じた遅延を
行う。そのためのオフセットデータはオフセットデータ
発生回路２６から発生される。In the digital memory 12, the read address of the digital musical tone signals written in order in the addresses in this way is offset from the write address.
By doing so, a delay is performed according to the amount of the offset address. Offset data for this purpose is generated from the offset data generation circuit 26.
一方、乗算器１８の係数入力には、各段階の遅延出力信
号Ｄｉ、Ｄ２．Ｄ３に対してエンベロープを付与するた
めのエンベロープ信号ＣＥが時分割的に与えられる。こ
のエンベロープ信号ＣＥは、通常時は、選択すべき１つ
の遅延出力信号（Ｄｌ。On the other hand, the coefficient inputs of the multiplier 18 are supplied with delayed output signals Di, D2 . An envelope signal CE for applying an envelope to D3 is applied in a time-division manner. This envelope signal CE normally contains one delayed output signal (Dl) to be selected.
Ｄ２．Ｄ３のうち１つ）に対応するものだけが係数１に
相当する一定値であり、他の遅延出力信号に対応するも
のが係数Ｏに相当する値である。遅延長を変更すべきと
き、変更前の遅延長に対応する遅延出力信号（Ｄｉ、Ｄ
２．Ｄ３のうち１つ）に対応するエンベロープ信号ＧＥ
が係数１に相当する一定値から徐々に減衰し、変更後の
遅延長に対応する遅延出力信号（Ｄｉ、Ｄ２．Ｄ３のう
ち１つ）に対応するエンベロープ信号ＣＥが係数０に相
当する値から係数１に相当する一定値まで徐々に立上が
る。乗算器１８でエンベロープ制御された各段階の遅延
出力信号Ｄｉ、Ｄ２．Ｄ３はアキュムレータ３２に与え
られ、アキュムレートされる。アキュムレータ３２で合
計した３つのエンベロープ制御済み遅延出力信号Ｄｉ、
Ｄ２．Ｄ３の合成信号は、取り込み信号ＳＬに応じて、
サンプリング周期の最後でラッチ回路３３にラッチされ
る。同時にアキュムレータ３２の内容がこの取り込み信
号ＳＬに応じてクリアされる。このラッチ回路３３の出
力が、最終的な遅延出力信号として乗算器１５及び１６
に与えられる。D2. Only the one corresponding to D3) is a constant value corresponding to coefficient 1, and the values corresponding to the other delayed output signals are values corresponding to coefficient O. When the delay length should be changed, the delay output signals (Di, D
2. Envelope signal GE corresponding to one of D3)
gradually attenuates from a constant value corresponding to a coefficient of 1, and the envelope signal CE corresponding to the delayed output signal (one of Di, D2.D3) corresponding to the changed delay length changes from a value corresponding to a coefficient of 0. It gradually rises to a constant value corresponding to a coefficient of 1. Delayed output signals Di, D2 . D3 is given to accumulator 32 and accumulated. three envelope-controlled delayed output signals Di summed in an accumulator 32;
D2. The composite signal of D3 is generated according to the captured signal SL.
It is latched by the latch circuit 33 at the end of the sampling period. At the same time, the contents of the accumulator 32 are cleared in response to this acquisition signal SL. The output of this latch circuit 33 is sent to multipliers 15 and 16 as a final delayed output signal.
given to.
効果セレクタ２７はリバーブ効果を選択するためのもの
であり、ここで選択されたリバーブ効果に応じて係数発
生回路２８では係数Ｃ１〜Ｃ４を発生し、前記乗算器１
４〜１７に与える。また、選択されたリバーブ効果に応
じて遅延長設定部２９では遅延長を指示するデータを発
生する。なお、遅延長設定部２９は、効果セレクタ２７
に連動していない、手動操作型の遅延長設定器であって
もよい。The effect selector 27 is for selecting a reverb effect, and the coefficient generation circuit 28 generates coefficients C1 to C4 according to the reverb effect selected here, and the coefficients C1 to C4 are generated by the multiplier 1.
Give from 4 to 17. Further, the delay length setting section 29 generates data instructing the delay length in accordance with the selected reverb effect. Note that the delay length setting section 29 has an effect selector 27.
It may also be a manually operated delay length setting device that is not linked to.
オフセットデータ発生回路２６は、可変設定できる３段
階の各遅延長に応じたオフセットデータ０１．０２，０
３を発生する。このオフセットデータ０１，０２，０３
は時分割選択信号ＳＬ、Ｓ２、Ｓ３に応じてセレクタ３
０で時分割的に選択され、演算器３１に与えられる。演
算器３１の他の入力には、アドレスカウンタ２５のカウ
ントデータが入力されており、例えばこのカウントデー
タからオフセットデータ０１，０２，０３をそれぞれ引
算することにより、その演算結果として３段階の各遅延
長に対応する３つの読出しアドレスデータを時分割的に
作成する。演算器３１から時分割的に出力される３つの
読出しアドレスデータはセレクタ２４のＢ入力に与えら
れ、読み書き制御信号Ｒ／ＷＳが１”のとき、つまりサ
ンプリング周期の残りの３／４期間の読出しモードのと
き、該セレクタ２４で夫々選択されてディジタルメモリ
１２のアドレス入力ＡＤに読出しアドレス指定データと
して与えられる。The offset data generation circuit 26 generates offset data 01, 02, 0 according to each of three stages of delay length that can be variably set.
Generates 3. This offset data 01, 02, 03
is selected by selector 3 according to time division selection signals SL, S2, and S3.
0 in a time-divisional manner and provided to the arithmetic unit 31. The count data of the address counter 25 is input to the other input of the arithmetic unit 31. For example, by subtracting offset data 01, 02, and 03 from this count data, each of the three stages is calculated as the result of the calculation. Three pieces of read address data corresponding to the delay length are created in a time-division manner. Three pieces of read address data outputted from the arithmetic unit 31 in a time-sharing manner are given to the B input of the selector 24, and when the read/write control signal R/WS is 1'', that is, the read during the remaining 3/4 period of the sampling period. In the mode, the data are selected by the selector 24 and applied to the address input AD of the digital memory 12 as read address designation data.
変化検出回路３４は、ディジタルメモリ１２における遅
延長を変更すべきであることが指示されていることを検
出するためのものである６すなわち、遅延長設定部２９
の出力データが変化したことを検出することにより、遅
延長を変更すべきであることを検出すると共に、どの段
階の遅延長からどの段階の遅延長に変更されたかという
ことを検出し、この検出に応じてエンベロープ指示信号
ＳＩＡ、ＳＩＤ、Ｓ２Ａ、Ｓ２Ｄ、Ｓ３Ａ、Ｓ３Ｄを出
力する。これらのエンベロープ指示信号５ＩＡ−８３Ｄ
の発生態様は次の通りである。The change detection circuit 34 is for detecting that there is an instruction to change the delay length in the digital memory 126, that is, the delay length setting section 29
By detecting a change in the output data of It outputs envelope instruction signals SIA, SID, S2A, S2D, S3A, and S3D in accordance with the following. These envelope instruction signals 5IA-83D
The manner in which this occurs is as follows.
遅延出力信号Ｄ１に対応する遅延長から遅延出力信号Ｄ
２に対応する遅延長に変更することが検出された場合、
Ｄ１用の減衰エンベロープ指示信号ＳＩＤとＤ２用の立
上りエンベロープ指示信号Ｓ２Ａを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D1.
If a change to the delay length corresponding to 2 is detected,
A damping envelope instruction signal SID for D1 and a rising envelope instruction signal S2A for D2 are output.
遅延出力信号Ｄ１に対応する遅延長から遅延出力信号Ｄ
３に対応する遅延長に変更することが検出された場合、
Ｄｌ用の減衰エンベロープ指示信号ＳＩＤとＤ３用の立
上りエンベロープ指示信号Ｓ３Ａを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D1.
If a change to the delay length corresponding to 3 is detected,
A damping envelope instruction signal SID for Dl and a rising envelope instruction signal S3A for D3 are output.
遅延出力信号Ｄ２に対応する遅延長から遅延出力信号Ｄ
１に対応する遅延長に変更することが検出された場合、
Ｄ２用の減衰エンベロープ指示信号Ｓ２ＤとＤ１用の立
上りエンベロープ指示信号ＳＩＡを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D2.
If a change to the delay length corresponding to 1 is detected,
A damping envelope instruction signal S2D for D2 and a rising envelope instruction signal SIA for D1 are output.
遅延出力信号Ｄ２に対応する遅延長から遅延出力信号Ｄ
３に対応する遅延長に変更することが検出された場合、
Ｄ２用の減衰エンベロープ指示信号Ｓ２ＤとＤ３用の立
上りエンベロープ指示信号Ｓ３Ａを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D2.
If a change to the delay length corresponding to 3 is detected,
A damping envelope instruction signal S2D for D2 and a rising envelope instruction signal S3A for D3 are output.
遅延出力信号Ｄ３に対応する遅延長から遅延出力信号Ｄ
１に対応する遅延長に変更することが検出された場合、
Ｄ３用の減衰エンベロープ指示信号Ｓ３ＤとＤｌ用の立
上りエンベロープ指示信号ＳＩＡを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D3.
If a change to the delay length corresponding to 1 is detected,
A damping envelope instruction signal S3D for D3 and a rising envelope instruction signal SIA for Dl are output.
遅延出力信号Ｄ３に対応する遅延長から遅延出力信号Ｄ
２に対応する遅延長に変更することが検出された場合、
Ｄ３用の減衰エンベロープ指示信号Ｓ３ＤとＤ２用の立
上りエンベロープ指示信号Ｓ２Ａを出力する。The delayed output signal D is calculated from the delay length corresponding to the delayed output signal D3.
If a change to the delay length corresponding to 2 is detected,
A damping envelope instruction signal S3D for D3 and a rising envelope instruction signal S2A for D2 are output.
Ｄ１用の減衰エンベロープ指示信号ＳＩＤと立上りエン
ベロープ指示信号ＳＩＡは、Ｄ１用の制御信号発生回路
３５１に入力される。この制御信号発生回路３５１は、
Ｄｌ用のエンベロープ信号ＣＥＩを発生するためのもの
で、立上りエンベロープ指示信号ＳＩＡが与えられると
、係数０に相当する値から係数１に相当する一定値まで
所定の立上り特性で徐々に立上がり、以後は係数１に相
当する一定値を維持し、その後、減衰エンベロープ指示
信号ＳＩＤが与えられると、係数１に相当する一定値か
ら係数０に相当する値まで所定の減衰特性で徐々に減衰
し、以後は係数Ｏに相当する値を維持するよう、該エン
ベロープ信号ＣＥＩを発生する。The attenuation envelope instruction signal SID for D1 and the rising envelope instruction signal SIA are input to the control signal generation circuit 351 for D1. This control signal generation circuit 351 is
This is for generating the envelope signal CEI for Dl, and when the rising envelope instruction signal SIA is given, it gradually rises with a predetermined rising characteristic from a value corresponding to coefficient 0 to a constant value corresponding to coefficient 1, and thereafter A constant value corresponding to coefficient 1 is maintained, and then, when the attenuation envelope instruction signal SID is given, it is gradually attenuated from a constant value corresponding to coefficient 1 to a value corresponding to coefficient 0 with a predetermined attenuation characteristic, and thereafter. The envelope signal CEI is generated so as to maintain a value corresponding to the coefficient O.
Ｄ２用の減衰エンベロープ指示信号Ｓ２Ｄと立上りエン
ベロープ指示信号Ｓ２Ａは、Ｄ２用の制御信号発生回路
３５２に入力される。この制御信号発生回路３５２は、
上述と同様の特性で、Ｄ２用のエンベロープ信号ＧＥ２
を発生する６Ｄ３用の減衰エンベロープ指示信号Ｓ３Ｄ
と立上りエンベロープ指示信号Ｓ３Ａは、Ｄ３用の制御
信号発生回路３５３に入力される。この制御信号発生回
路３５３は、上述と同様の特性で、Ｄ３用のエンベロー
プ信号ＣＥ３を発生する。The D2 attenuation envelope instruction signal S2D and the rising envelope instruction signal S2A are input to the D2 control signal generation circuit 352. This control signal generation circuit 352 is
With the same characteristics as above, the envelope signal GE2 for D2
Attenuation envelope instruction signal S3D for 6D3 that generates
The rising envelope instruction signal S3A is input to the control signal generation circuit 353 for D3. This control signal generation circuit 353 generates an envelope signal CE3 for D3 with characteristics similar to those described above.
これらのエンベロープ信号ＣＥＩ〜ＣＥ３は時分割選択
信号ＳＬ、Ｓ２．Ｓ３に応じてセレクタ３６で時分割的
に選択され、時分割的なエンベロープ信号ＣＥとして乗
算器１８に与えられる。These envelope signals CEI to CE3 are time division selection signals SL, S2 . The signal is selected in a time-division manner by the selector 36 in accordance with S3, and is provided to the multiplier 18 as a time-division envelope signal CE.
従って、例えば、遅延出力信号Ｄ１に対応する遅延長か
ら遅延出力信号Ｄ２に対応する遅延長に変更することが
検出された場合、Ｄ１用の減衰エンベロープ指示信号Ｓ
ＩＤとＤ２用の立上りエンベロープ指示信号Ｓ２Ａとが
発生され、これに基づき、Ｄｌ用のエンベロープ信号Ｃ
Ｅ１が係数１に相当する一定値から係数Ｏに相当する値
まで減衰し、同時にＤ２用のエンベロープ信号ＣＥ２が
係数Ｏに相当する値から係数１に相当する一定値まで立
上がる（第３図参照）。なお、この場合、Ｄ３用のエン
ベロープ信号ＣＥ３は係数Ｏに相当する値を維持したま
ま変化しない。Therefore, for example, when it is detected that the delay length corresponding to the delayed output signal D1 is changed to the delay length corresponding to the delayed output signal D2, the attenuation envelope instruction signal S for D1 is detected.
A rising envelope instruction signal S2A for ID and D2 is generated, and based on this, an envelope signal C for Dl is generated.
E1 attenuates from a constant value corresponding to coefficient 1 to a value corresponding to coefficient O, and at the same time, envelope signal CE2 for D2 rises from a value corresponding to coefficient O to a constant value corresponding to coefficient 1 (see Figure 3). ). In this case, the envelope signal CE3 for D3 does not change while maintaining the value corresponding to the coefficient O.
この減衰エンベロープ特性のエンベロープ信号ＣＥＩに
より１乗算器１８において、ディジタルメモリ１２から
出力される遅延出力信号Ｄ１に対して減衰エンベロープ
が付与され、該遅延出力信号Ｄ１の音量が減衰する。ま
た、立上りエンベロープ特性のエンベロープ信号ＣＥ２
により１乗算器１８において、ディジタルメモリ１２が
ら出力される遅延出力信号Ｄ２に対して立上りエンベロ
ープが付与され、該遅延出力信号Ｄ２の音量が徐々に増
大する。こうして相反する特性でエンベロープ付与され
た両信号Ｄｉ、Ｄ２がアキュムレータ３２で合成され、
この合成信号が可変遅延装置の出力信号となる。これに
より、変更前の遅延長に対応する遅延出力信号Ｄ１の位
相と変更後の遅延長に対応する遅延出力信号Ｄ２の位相
とが合っていなかったとしても、相反する特性でエンベ
ロープ付与された両信号の補間合成により、スムーズに
両信号が切り替わることになり、切り替わり部分におけ
るクリックノイズの発生を防止した遅延出力信号を得る
ことができる。In the 1 multiplier 18, an attenuation envelope is applied to the delayed output signal D1 outputted from the digital memory 12 by the envelope signal CEI having this attenuation envelope characteristic, and the volume of the delayed output signal D1 is attenuated. In addition, an envelope signal CE2 with a rising envelope characteristic
Accordingly, in the 1 multiplier 18, a rising envelope is applied to the delayed output signal D2 output from the digital memory 12, and the volume of the delayed output signal D2 gradually increases. Both signals Di and D2, enveloped with contradictory characteristics in this way, are combined by the accumulator 32,
This composite signal becomes the output signal of the variable delay device. As a result, even if the phase of the delayed output signal D1 corresponding to the delay length before the change and the phase of the delayed output signal D2 corresponding to the delay length after the change do not match, it is possible to By interpolating and synthesizing the signals, both signals are smoothly switched, and it is possible to obtain a delayed output signal that prevents click noise from occurring at the switching portion.
なお、減衰エンベロープ部分の減衰時間は遅延出力信号
の音量がクリックノイズの防止のために滑らかに減衰す
るのに十分な時間、例えば３０〜５０ｍ５程度、に設定
する。The attenuation time of the attenuation envelope portion is set to a time sufficient for the volume of the delayed output signal to attenuate smoothly to prevent click noise, for example, about 30 to 50 m5.
なお、上記実施例では、切り換え可能な遅延段数が３段
階の場合について説明したが、これに限らず、任意の複
数段階であっても同様に実施できる。In the above embodiment, a case has been described in which the number of switchable delay stages is three stages, but the present invention is not limited to this, and the same implementation can be made in any arbitrary plurality of stages.
上記実施例において、可変遅延装置としてＲＡＭ（ラン
ダムアクセスメモリ）が用いられているが、その他のデ
ィジタル遅延回路例えばシフトレジスタなどを用いても
よい。In the above embodiments, a RAM (Random Access Memory) is used as the variable delay device, but other digital delay circuits such as shift registers may also be used.
また、可変遅延装置の構成は、演算回路とＲＡＭとを組
み合わせてマイクロプログラミングにより信号処理を行
うことにより多機能効果を実現するようにしたＤＳＰ
（ディジタル・シグナル・プロセッサ）方式のものであ
ってもよい。In addition, the configuration of the variable delay device is a DSP that achieves multifunctional effects by combining arithmetic circuits and RAM and performing signal processing through microprogramming.
(digital signal processor) type.
上記実施例はリバーブ効果装置においてこの発明を適用
した例であるが、これに限らず、「デイレイ」、「フェ
イザー」、「ビブラート」、「トレモロ」効果等の可変
遅延装置を使用する効果装置においてこの発明を適用す
ることができる。Although the above embodiment is an example in which the present invention is applied to a reverb effect device, the present invention is not limited to this, but is applicable to effect devices using variable delay devices such as "delay", "phaser", "vibrato", and "tremolo" effects. This invention can be applied.
また、この発明の効果装置は、電子楽器組み込み型に限
らず、単体装置であってもよい。Further, the effect device of the present invention is not limited to a built-in electronic musical instrument type, but may be a stand-alone device.
以上の通り、この発明によれば、遅延長を変更す入きと
き、変更前の遅延長に対応する遅延出力信号に対して減
衰エンベロープを付与し、同時に。As described above, according to the present invention, when changing the delay length, an attenuation envelope is applied to the delayed output signal corresponding to the delay length before the change, and at the same time.
変更後の遅延長に対応する遅延出力信号に対して立上り
エンベロープを付与し、こうして相反する特性でエンベ
ロープ付与された両信号を合成し。A rising envelope is given to the delayed output signal corresponding to the changed delay length, and both signals given envelopes with contradictory characteristics are combined.
この合成信号が可変遅延手段の出力信号となるようにし
たので、変更前の遅延長に対応する遅延出力信号の位相
と変更後の遅延長に対応する遅延出力信号の位相とが合
っていなかったとしても、相反する特性でエンベロープ
付与された両信号の合成により、スムーズに両信号が切
り替わることになり、切り替わり部分におけるクリック
ノイズの発生が防止される。という優れた効果を奏する
。Since this composite signal was made to be the output signal of the variable delay means, the phase of the delayed output signal corresponding to the delay length before change did not match the phase of the delayed output signal corresponding to the delay length after change. However, by combining the two signals that have been enveloped with contradictory characteristics, the two signals can be smoothly switched, and click noise can be prevented from occurring at the switching portion. It has this excellent effect.
また、両信号が重複して合成されるので、遅延長の変更
時に効果をとぎれることなく付与しながら、クリックノ
イズを防止することができる、という優れた効果を奏す
る。Furthermore, since both signals are synthesized in an overlapping manner, click noise can be prevented while providing an uninterrupted effect when changing the delay length, which is an excellent effect.
第１図はこの発明に係る効果装置を適用した電子楽器の
一実施例を示すブロック図。
第２図は第１図におけるディジタルメモリの読み書き制
御タイミングの一例を示すタイミングチャート。
第３図は第１図のディジタルメモリの遅延長の変更時に
おいて変更前後の遅延出力信号に対して付与するエンベ
ロープの一例を示す図、である。
１０・・・鍵盤、１１・・・楽音信号発生回路、１２・
・・ディジタルメモリ、１４〜１８・・・乗算器、２９
・・・遅延長設定部、３２・・・アキュムレータ、３３
・・・ラッチ回路、３４・・・変化検出回路、３５１〜
３５３・・・制御信号発生回路。
特許出願人 ヤ マ ハ 株式会社FIG. 1 is a block diagram showing an embodiment of an electronic musical instrument to which an effect device according to the present invention is applied. FIG. 2 is a timing chart showing an example of read/write control timing of the digital memory in FIG. 1. FIG. 3 is a diagram showing an example of an envelope given to the delayed output signal before and after the change when the delay length of the digital memory shown in FIG. 1 is changed. 10... Keyboard, 11... Musical tone signal generation circuit, 12.
... Digital memory, 14-18 ... Multiplier, 29
...Delay length setting section, 32...Accumulator, 33
...Latch circuit, 34...Change detection circuit, 351-
353...Control signal generation circuit. Patent applicant Yamaha Co., Ltd.
Claims (1)
ることができる可変遅延手段を具え、この遅延に基づく
効果を該楽音信号に対して付与する効果装置において、 この可変遅延手段の遅延長を変更すべきとき、少なくと
も変更前の遅延長に対応する遅延出力信号と変更後の遅
延長に対応する遅延出力信号とを前記可変遅延手段から
同時に出力し、変更前の遅延長に対応する遅延出力信号
に対して減衰エンベロープを付与して該遅延出力信号の
レベルを徐々に減衰させ、同時に、変更後の遅延長に対
応する遅延出力信号に対して立上りエンベロープを付与
して該遅延出力信号のレベルを徐々に増大させ、こうし
てエンベロープ付与された両信号を合成し、前記可変遅
延手段の出力信号として出力する合成手段を具え、遅延
長を変更するときに生じるクリックノイズを防止したこ
とを特徴とする効果装置。[Scope of Claims] An effect device comprising variable delay means capable of delaying and outputting an input musical tone signal and switching the delay length, and imparting an effect based on the delay to the musical tone signal, comprising: When the delay length of the means should be changed, at least a delayed output signal corresponding to the delay length before the change and a delayed output signal corresponding to the delay length after the change are simultaneously outputted from the variable delay means, and the delay length before the change is changed. An attenuation envelope is applied to the delayed output signal corresponding to the changed delay output signal to gradually attenuate the level of the delayed output signal, and at the same time, a rising envelope is applied to the delayed output signal corresponding to the changed delay length. The present invention includes a synthesizing means for gradually increasing the level of the delayed output signal, synthesizing both enveloped signals, and outputting the synthesized signal as an output signal of the variable delay means, thereby preventing click noise occurring when changing the delay length. An effect device characterized by:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155153A JP2560429B2 (en) | 1988-06-23 | 1988-06-23 | Effect device |
| US07/370,621 US5000074A (en) | 1988-06-23 | 1989-06-23 | Effect imparting device for an electronic musical instrument or the like apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155153A JP2560429B2 (en) | 1988-06-23 | 1988-06-23 | Effect device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01321486A true JPH01321486A (en) | 1989-12-27 |
| JP2560429B2 JP2560429B2 (en) | 1996-12-04 |
Family
ID=15599689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155153A Expired - Fee Related JP2560429B2 (en) | 1988-06-23 | 1988-06-23 | Effect device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560429B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258594A (en) * | 1977-01-10 | 1985-12-20 | 株式会社河合楽器製作所 | Musical tone generator |
| JPS62118299U (en) * | 1986-01-18 | 1987-07-27 |
-
1988
- 1988-06-23 JP JP63155153A patent/JP2560429B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60258594A (en) * | 1977-01-10 | 1985-12-20 | 株式会社河合楽器製作所 | Musical tone generator |
| JPS62118299U (en) * | 1986-01-18 | 1987-07-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560429B2 (en) | 1996-12-04 |
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