JPH01320831A - 遅延等化回路 - Google Patents
遅延等化回路Info
- Publication number
- JPH01320831A JPH01320831A JP15555888A JP15555888A JPH01320831A JP H01320831 A JPH01320831 A JP H01320831A JP 15555888 A JP15555888 A JP 15555888A JP 15555888 A JP15555888 A JP 15555888A JP H01320831 A JPH01320831 A JP H01320831A
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- JP
- Japan
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- delay
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- frame
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- 230000005540 biological transmission Effects 0.000 claims abstract description 53
- 230000015654 memory Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延等化回路に関し、特に遅延時間の異なる複
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
数の伝送路を介して並列伝送されたデータ相互の遅延を
等化し、かつ、並列伝送されたデータの順序を復元する
遅延等化回路に関する。
最近、画像伝送等において、高速符号化データを速度変
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ、２２１にもとづいたフレーム構
成がある。この図は、６４ Ｋ ｂ／Ｓチャネル用の基
本データフレーム構成を示しており、１マルチフレーム
のデータは１６個のフレーム（ＦＮ＝Ｏ〜１５とする〉
で構成され、各フレームは８０オクテツトから構成され
、指定された複数のオクテツトにフレーム固有の情報を
有するサービスビットを持っている。
換し、複数の伝送路に分配して並列伝送する方式が行わ
れている。このような高速符号化データの基本的なフレ
ーム構成としては、第２図のフォーマット図に示すよう
なＣＣＩＴＴ勧告案Ｙ、２２１にもとづいたフレーム構
成がある。この図は、６４ Ｋ ｂ／Ｓチャネル用の基
本データフレーム構成を示しており、１マルチフレーム
のデータは１６個のフレーム（ＦＮ＝Ｏ〜１５とする〉
で構成され、各フレームは８０オクテツトから構成され
、指定された複数のオクテツトにフレーム固有の情報を
有するサービスビットを持っている。
なおオクテツトとは８ビツトで構成される情報単位であ
る。今、このマルチフレームデータを伝送チャネル数Ｑ
＝４で低速データ伝送する場合、第３図のフォーマット
図に示すように、フレームＦＮ＝Ｏ〜１５の各フレーム
は、４個の伝送サブフレームに分解される。各伝送サブ
フレームは、第２図の１フレーム８０オクテツトからな
るフレームを４オクテツトおきに抽出し、つまり、２０
オクテツトで１伝送サブフレームを構成する。ここで１
伝送サブフレームをにビットとすると、この高速符号化
データは１／４の低速符号化データに変換されて各伝送
チャネルｃｈｌ〜ｃｈ４に分配される。この分配された
各伝送チャネルの伝送サブフレーム１６個からなるマル
チフレームを伝送マルチフレームと呼ぶ。ここで、高速
符号化データおよび低速符号化データフレームのく ）
内の最初の数字はフレーム番号を表し、次の数字は伝送
チャネル番号（以下ｃｈＮｏという）を表す。
る。今、このマルチフレームデータを伝送チャネル数Ｑ
＝４で低速データ伝送する場合、第３図のフォーマット
図に示すように、フレームＦＮ＝Ｏ〜１５の各フレーム
は、４個の伝送サブフレームに分解される。各伝送サブ
フレームは、第２図の１フレーム８０オクテツトからな
るフレームを４オクテツトおきに抽出し、つまり、２０
オクテツトで１伝送サブフレームを構成する。ここで１
伝送サブフレームをにビットとすると、この高速符号化
データは１／４の低速符号化データに変換されて各伝送
チャネルｃｈｌ〜ｃｈ４に分配される。この分配された
各伝送チャネルの伝送サブフレーム１６個からなるマル
チフレームを伝送マルチフレームと呼ぶ。ここで、高速
符号化データおよび低速符号化データフレームのく ）
内の最初の数字はフレーム番号を表し、次の数字は伝送
チャネル番号（以下ｃｈＮｏという）を表す。
またＭビットの伝送マルチフレーム長を有するＣｈ１〜
ｃｈ４の最初および次のマルチフレームのスタートヒツ
トをそれぞれＦＩ’−１＋ Ｆｌ−２＋〜Ｆ４−１ ＋
Ｆ ４−２とする。今、各伝送チャネルのデータが伝
送路で受けた遅延は、例えば、第４図（ａ）のタイムチ
ャートに示すようになる。今、４伝送チャネル間におけ
る最大遅延ビット長をＮとすると、ＭとＮの関係は、ｃ
ｈ３のスタートビットＦ３−１がｃｈ２のスタートビッ
トＦ２−２に誤って同期調整されないためにＭ＞２Ｎの
範囲に設定される。
ｃｈ４の最初および次のマルチフレームのスタートヒツ
トをそれぞれＦＩ’−１＋ Ｆｌ−２＋〜Ｆ４−１ ＋
Ｆ ４−２とする。今、各伝送チャネルのデータが伝
送路で受けた遅延は、例えば、第４図（ａ）のタイムチ
ャートに示すようになる。今、４伝送チャネル間におけ
る最大遅延ビット長をＮとすると、ＭとＮの関係は、ｃ
ｈ３のスタートビットＦ３−１がｃｈ２のスタートビッ
トＦ２−２に誤って同期調整されないためにＭ＞２Ｎの
範囲に設定される。
前述の各伝送チャネルの伝送データを受信した場合の従
来の遅延等化回路の動作を第６図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈｌ〜ｃ
ｈ４の低速化データに共通の伝送路クロック入力端子１
、ｃｈｌ〜Ｃｈ４の各伝送データ入力端子２−１〜２−
４、高速符号化データの多重化クロック入力端子３の各
入力端子を有する。また、ｃｈｉ〜ｃｈ４の各伝送デー
タのフレーム同期およびマルチフレーム同期信号等を検
出する同期回路４−１〜４−４、後述する遅延制御回路
６の制御により入力された各チャネルのデータを所定の
アドレスに書き込み、読み出す遅延メモリ５−１〜５−
４を有する。遅延制御回路６は、同期回路４−１〜４−
４で検出された各同期信号と共通の多重化クロックおよ
び伝送路クロックをもとに各伝送チャネルの伝送サブフ
レームデータ配列順に書き込みパルスを出力する。また
、遅延制御回路６は第４図（ｂ）のタイムチャートに示
すように各伝送チャネルの伝送マルチフレーム間の最大
遅延差ビットＮを求め、このＮビットよりにビット遅延
させた高速読み出しパルスを各チャネルで同位相にそろ
える。この高速読み出しパルスを基準にして順次伝送サ
ブフレームのデータを読み出す。読み出し順序は、最初
フレームＦＮ＝Ｏのｃｈｉ、ｃｈ２．ｃｈ３゜ｃｈ４の
順に、以下、ＦＮ＝１．、ＦＮ＝２−、・ ＦＮ＝１５
まで同一の手順で出力される。したがって、前段データ
選択回路７の出力データはこの読出し順序でリアルタイ
ムに時系列出力され、第３図のような高速符号化データ
を復元していた。
来の遅延等化回路の動作を第６図のブロック図により説
明する。なお、図は伝送チャネル数Ｑ＝４の場合を例示
した。従来の遅延等化回路は、伝送チャネルｃｈｌ〜ｃ
ｈ４の低速化データに共通の伝送路クロック入力端子１
、ｃｈｌ〜Ｃｈ４の各伝送データ入力端子２−１〜２−
４、高速符号化データの多重化クロック入力端子３の各
入力端子を有する。また、ｃｈｉ〜ｃｈ４の各伝送デー
タのフレーム同期およびマルチフレーム同期信号等を検
出する同期回路４−１〜４−４、後述する遅延制御回路
６の制御により入力された各チャネルのデータを所定の
アドレスに書き込み、読み出す遅延メモリ５−１〜５−
４を有する。遅延制御回路６は、同期回路４−１〜４−
４で検出された各同期信号と共通の多重化クロックおよ
び伝送路クロックをもとに各伝送チャネルの伝送サブフ
レームデータ配列順に書き込みパルスを出力する。また
、遅延制御回路６は第４図（ｂ）のタイムチャートに示
すように各伝送チャネルの伝送マルチフレーム間の最大
遅延差ビットＮを求め、このＮビットよりにビット遅延
させた高速読み出しパルスを各チャネルで同位相にそろ
える。この高速読み出しパルスを基準にして順次伝送サ
ブフレームのデータを読み出す。読み出し順序は、最初
フレームＦＮ＝Ｏのｃｈｉ、ｃｈ２．ｃｈ３゜ｃｈ４の
順に、以下、ＦＮ＝１．、ＦＮ＝２−、・ ＦＮ＝１５
まで同一の手順で出力される。したがって、前段データ
選択回路７の出力データはこの読出し順序でリアルタイ
ムに時系列出力され、第３図のような高速符号化データ
を復元していた。
しかしながら、従来の遅延等化回路では送信側で複数の
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
伝送路に分配されたデータ列のどの出力線が受信側のど
の入力線に接続されるかは一義的に固定されていた。
本発明の目的は、送信側で分配されたデータ列が伝送路
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等化回路を提供すること
にある。
を任意に入れ換えて伝送されても元の高速符号化データ
のデータ配列に復元できる遅延等化回路を提供すること
にある。
本発明の遅延等化回路は、各フレームにフレーム固有の
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後９個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリと
、前記低速符号化データの各マルチフレームのスタート
ビットを出力するＱ個の同期回路と、各伝送路の前記ス
タートビットの位相から遅延差を検出しＱ個の伝送路間
でフレームデータの読み出し時間差のない高速読み出し
信号をあらかしめ定められた順序で出力する遅延制御回
路と、前記高速読み出し信号を入力し前記Ｑ個の遅延メ
モリから順次読み出した複数のフレームデータを第１の
高速符号化データに復元する前段データ選択回路とを有
する遅延等化回路において、前記第１の多重化データを
定められた遅延を有する複数のフレームデータに分けて
出力する２Ｑ−２個の遅延回路と、前記第１の高速符号
化データに含まれる複数のサービスピッ）〜を解読して
フレーム配列の入れ換えを指示する制御信号を出力する
制御情報解読回路と、前記２Ｑ−２個の遅延回路のそれ
ぞれがら出力される複数のフレームデータを前記制御情
報解読回路の制御信号によりフレーム配列し前記送信側
の高速符号化データと同一のフレーム配列に入れ換えら
れた第２の高速符号化データを出力する後段データ選択
回路とを備えている。
サービスビットを有する複数のフレームデータをマルチ
フレーム構成とした送信側の高速符号化データを速度変
換した後９個の伝送路に分配し伝送された各低速符号化
データを入力し、それぞれ記憶するＱ個の遅延メモリと
、前記低速符号化データの各マルチフレームのスタート
ビットを出力するＱ個の同期回路と、各伝送路の前記ス
タートビットの位相から遅延差を検出しＱ個の伝送路間
でフレームデータの読み出し時間差のない高速読み出し
信号をあらかしめ定められた順序で出力する遅延制御回
路と、前記高速読み出し信号を入力し前記Ｑ個の遅延メ
モリから順次読み出した複数のフレームデータを第１の
高速符号化データに復元する前段データ選択回路とを有
する遅延等化回路において、前記第１の多重化データを
定められた遅延を有する複数のフレームデータに分けて
出力する２Ｑ−２個の遅延回路と、前記第１の高速符号
化データに含まれる複数のサービスピッ）〜を解読して
フレーム配列の入れ換えを指示する制御信号を出力する
制御情報解読回路と、前記２Ｑ−２個の遅延回路のそれ
ぞれがら出力される複数のフレームデータを前記制御情
報解読回路の制御信号によりフレーム配列し前記送信側
の高速符号化データと同一のフレーム配列に入れ換えら
れた第２の高速符号化データを出力する後段データ選択
回路とを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明は一実施例のブロック図である。
なお、本実施例も伝送チャネル数Ｑ＝４として例示した
。図において、伝送路クロック入力端子１、伝送データ
入力端子２−１〜２−４、多重化クロック入力端子３、
同期回路４−１〜４−４、遅延メモリ５−１〜５−４、
遅延制御回路６、前段データ選択回路は、従来例と同様
の構成と機能を有する。さらに本実施例では制御情報解
読回路９と遅延回路８−１．〜８− （２Ｑ−２）と後
段データ選択回路１０とが追加されている。
。図において、伝送路クロック入力端子１、伝送データ
入力端子２−１〜２−４、多重化クロック入力端子３、
同期回路４−１〜４−４、遅延メモリ５−１〜５−４、
遅延制御回路６、前段データ選択回路は、従来例と同様
の構成と機能を有する。さらに本実施例では制御情報解
読回路９と遅延回路８−１．〜８− （２Ｑ−２）と後
段データ選択回路１０とが追加されている。
前述のように各チャネルの伝送マルチフレームには複数
個のサービスビットを有しており、各チャネルごとに送
られる符号化伝送メディアのビットレート割付けを指定
する各チャネル固有の情報を持っている。したがって、
送信側の基本データフレーム自体の配列が変化しない限
り、分配された高速符号化データの伝送路を入れ換えて
もこの固有情報を解読することにより入れ換えの状態を
探知することができる。制御情報解読回路９は前段デー
タ選択回路７出力の高速符号化データに含まれるサービ
スビットの解読によりあらがしめ定っている送信側のデ
ータ配列との違いが検出され、順序入れ換えの信号を出
力する。遅延回路８−１〜８−１ （２Ｑ−２＞は、入
力される高速符号化データをにビートずつ遅延させてに
ビットごとの伝送サブフレームのデータを出力するシフ
トレジスタであり、４チヤネルの場合６個のシフトレジ
スタとなる。今、第５図の説明図によりシフトレジスタ
の動作を説明する。横の配列のタイムスロット１〜４は
、Ｋビットに相当する時間ずつシフトした時系列を表わ
し、なての配列は前段データ選択回路７の出力データｇ
、遅延回路８−１〜８−６の各出力データｇ−１，〜ｇ
−６、後段データ選択回路１０の出力データｈの状態を
示している。今、ｃｈｌとｃｈ２が入れ代ったとしてフ
レームＦＮ＝Ｏのデータが（０，２）（０，１）（０，
３）（０，４）の配列とする。Ｋビットずつシフトされ
たタイムスロット１〜４において、図のように後段デー
タ選択回路１０がらデータ（０゜２）（０，１＞（０，
３）（０，４）を読み出し得る状態にある。ここで後段
データ選択回路１゜は、制御情報解読回路９の入れ換え
制御信号により正しく読み出すには、タイムスロット１
で（０゜１）を読み出しタイムスロット２で（０，２）
を読み出すことになる。以下タイムスロット３．４で（
０，３）（０，４）を読み出すことにより、元の高速符
号化データの順序に組みがえられた高速符号化データが
出力される。
個のサービスビットを有しており、各チャネルごとに送
られる符号化伝送メディアのビットレート割付けを指定
する各チャネル固有の情報を持っている。したがって、
送信側の基本データフレーム自体の配列が変化しない限
り、分配された高速符号化データの伝送路を入れ換えて
もこの固有情報を解読することにより入れ換えの状態を
探知することができる。制御情報解読回路９は前段デー
タ選択回路７出力の高速符号化データに含まれるサービ
スビットの解読によりあらがしめ定っている送信側のデ
ータ配列との違いが検出され、順序入れ換えの信号を出
力する。遅延回路８−１〜８−１ （２Ｑ−２＞は、入
力される高速符号化データをにビートずつ遅延させてに
ビットごとの伝送サブフレームのデータを出力するシフ
トレジスタであり、４チヤネルの場合６個のシフトレジ
スタとなる。今、第５図の説明図によりシフトレジスタ
の動作を説明する。横の配列のタイムスロット１〜４は
、Ｋビットに相当する時間ずつシフトした時系列を表わ
し、なての配列は前段データ選択回路７の出力データｇ
、遅延回路８−１〜８−６の各出力データｇ−１，〜ｇ
−６、後段データ選択回路１０の出力データｈの状態を
示している。今、ｃｈｌとｃｈ２が入れ代ったとしてフ
レームＦＮ＝Ｏのデータが（０，２）（０，１）（０，
３）（０，４）の配列とする。Ｋビットずつシフトされ
たタイムスロット１〜４において、図のように後段デー
タ選択回路１０がらデータ（０゜２）（０，１＞（０，
３）（０，４）を読み出し得る状態にある。ここで後段
データ選択回路１゜は、制御情報解読回路９の入れ換え
制御信号により正しく読み出すには、タイムスロット１
で（０゜１）を読み出しタイムスロット２で（０，２）
を読み出すことになる。以下タイムスロット３．４で（
０，３）（０，４）を読み出すことにより、元の高速符
号化データの順序に組みがえられた高速符号化データが
出力される。
以上説明したように本発明によれば、高速符号化された
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
データを低速符号化データに変換し複数の伝送路に分配
して並列伝送する場合、まず、伝送路の遅延差を等化し
て得られた高速符号化データからフレーム配列の違いを
解読する。この解読結果によって再度データの配列を入
れ換える回路構成とすることで、送信側で分配されたデ
ータ列の出力線と受信側の入力線の接続状態が任意に変
更された場合でも、もとのデータ列の復元ができる効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図、
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ）、（ｂ）、第５図はタイムチャート
、第６図は従来の遅延等化回路のブロック図である。 １・・・伝送路クロック入力端子、２−１．２’−２゜
・・・２−４・・・伝送データ入力端子、３・・・多重
化クロック入力端子、４−１．４−２．〜４−４・・・
同期回路、５−１．．５−２．〜５−４・・・遅延メモ
リ、６・・・遅延制御回路、７・・・前段データ選択回
路、８−１．８−２．〜８−６・・・遅延回路、９・・
・制御情報解読回路、１０・・・後段データ選択回路、
１１・・・出力端子。
第３図は高速符号化データを説明するためのフォーマッ
ト図、第４図（ａ）、（ｂ）、第５図はタイムチャート
、第６図は従来の遅延等化回路のブロック図である。 １・・・伝送路クロック入力端子、２−１．２’−２゜
・・・２−４・・・伝送データ入力端子、３・・・多重
化クロック入力端子、４−１．４−２．〜４−４・・・
同期回路、５−１．．５−２．〜５−４・・・遅延メモ
リ、６・・・遅延制御回路、７・・・前段データ選択回
路、８−１．８−２．〜８−６・・・遅延回路、９・・
・制御情報解読回路、１０・・・後段データ選択回路、
１１・・・出力端子。
Claims (1)
- 各フレームにフレーム固有のサービスビットを有する
複数のフレームデータをマルチフレーム構成とした送信
側の高速符号化データを速度変換した後Ｑ個の伝送路に
分配し伝送された各低速符号化データを入力し、それぞ
れ記憶するＱ個の遅延メモリと、前記低速符号化データ
の各マルチフレームのスタートビットを出力するＱ個の
同期回路と、各伝送路の前記スタートビットの位相から
遅延差を検出しＱ個の伝送路間でフレームデータの読み
出し時間差のない高速読み出し信号をあらかじめ定めら
れた順序で出力する遅延制御回路と、前記高速読み出し
信号を入力し前記Ｑ個の遅延メモリから順次読み出した
複数のフレームデータを第１の高速符号化データに復元
する前段データ選択回路とを有する遅延等化回路におい
て、前記第１の高速符号化データを定められた遅延を有
する複数のフレームデータに分けて出力する２Ｑ−２個
の遅延回路と、前記第１の高速符号化データに含まれる
複数のサービスビットを解読してフレーム配列の入れ換
えを指示する制御信号を出力する制御情報解読回路と、
前記２Ｑ−２個の遅延回路のそれぞれから出力される複
数のフレームデータを前記制御情報解読回路の制御信号
によりフレーム配列し前記送信側の高速符号化データと
同一のフレーム配列に入れ換えられた第２の高速符号化
データを出力する後段データ選択回路とを備えたことを
特徴とする遅延等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15555888A JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15555888A JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01320831A true JPH01320831A (ja) | 1989-12-26 |
| JPH0636493B2 JPH0636493B2 (ja) | 1994-05-11 |
Family
ID=15608683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15555888A Expired - Lifetime JPH0636493B2 (ja) | 1988-06-22 | 1988-06-22 | 遅延等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636493B2 (ja) |
-
1988
- 1988-06-22 JP JP15555888A patent/JPH0636493B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0636493B2 (ja) | 1994-05-11 |
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