JPH01320816A - Delay circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、遅延回路に関し、特に遅延時間の制御回路を
有する遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay circuit, and particularly to a delay circuit having a delay time control circuit.
従来、この種の半導体装置の遅延回路としては、遅延回
路の内部信号線に容量素子や抵抗素子を接続し、回路内
部の駆動素子の負荷を調整することにより遅延時間を調
整していた。Conventionally, in a delay circuit of this type of semiconductor device, a capacitive element or a resistive element is connected to an internal signal line of the delay circuit, and the delay time is adjusted by adjusting the load of a driving element inside the circuit.
従来技術を第３図を参照して説明する。信号線Ｌ３０１
は、一端がインバータエ３０１を介して入力端子ＩＮ３
に、他端がインバータエ３０２を介して出力端子０ＵＴ
３に接続されており、また信号線Ｌ３０１には、他端を
接地された容量素子Ｃ３０１が接続されていた。The prior art will be explained with reference to FIG. Signal line L301
has one end connected to the input terminal IN3 via the inverter 301.
, the other end is connected to the output terminal 0UT via the inverter 302.
Further, a capacitive element C301 whose other end was grounded was connected to the signal line L301.
第３図に示した従来の遅延回路では、信号線Ｌ３０１に
容量Ｃ３０１が接続されているため、インバータ■３０
１の駆動負荷はインバータ■３０２の入力容量と信号線
Ｌ３０１の配線寄生容量および容量素子Ｃ３０１となり
、入力端子ＩＮ３から出力端子０ＵＴ３までの遅延時間
は、Ｃ３０１の容量値を変化させることによって所定値
に設定されていた。In the conventional delay circuit shown in FIG. 3, since the capacitor C301 is connected to the signal line L301, the inverter ■30
The driving load of 1 is the input capacitance of the inverter 302, the wiring parasitic capacitance of the signal line L301, and the capacitive element C301, and the delay time from the input terminal IN3 to the output terminal 0UT3 can be set to a predetermined value by changing the capacitance value of C301. It was set.
上述した従来の遅延回路では、遅延回路の入力端子から
出力端子までの遅延時間はその遅延回路を含む半導体装
置の製造時の様々な条件のゆらぎにより、ある程度のバ
ラツキが避けられない。この様なバラツキに対して歩留
りを低下させないようにする為に、従来は、あらかじめ
遅延時間のバラツキを想定して余裕をもたせた、設計を
していた。しかしながらこのような設計は、製造条件の
ゆらぎでできたものに対しては、余裕のとり過ぎとなり
、むしろ、性能を落としてしまっていた。In the conventional delay circuit described above, the delay time from the input terminal to the output terminal of the delay circuit inevitably varies to some extent due to fluctuations in various conditions during the manufacturing of the semiconductor device including the delay circuit. In order to prevent the yield from decreasing due to such variations, conventional designs have been designed in which variations in delay time are assumed in advance and a margin is provided. However, such a design would have too much margin for products that were created due to fluctuations in manufacturing conditions, and would actually degrade performance.
すなわち、従来は製造条件がゆらいだ時の歩留り低下を
性能の低下なしに実現できないという問題点があった。That is, in the past, there was a problem in that it was not possible to reduce yield when manufacturing conditions fluctuated without deteriorating performance.
本発明は上記した欠点を取り除き、性能を低下させるこ
となく製造条件のバラツキによる歩留りの低下を防止で
きる遅延回路を提供するものである。The present invention eliminates the above-mentioned drawbacks and provides a delay circuit that can prevent a decrease in yield due to variations in manufacturing conditions without deteriorating performance.
本発明の半導体装置は、内部信号線と所定電位との間に
スイッチング素子と容量素子との直列回路が接続されス
イッチング素子のオン／オフ状態を設定するプログラム
回路と、該スイッチング素子の制御をプログラム回路の
状態とは別個に行なう試験用入力端子とを有する。The semiconductor device of the present invention includes a program circuit in which a series circuit of a switching element and a capacitive element is connected between an internal signal line and a predetermined potential to set the on/off state of the switching element, and a program circuit for controlling the switching element. It has an input terminal for testing that is conducted separately from the circuit status.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図である。入力端子Ｉ
ＮＩはインバータエ１０１の入力端に接続され、その出
力端は信号線Ｌ１０１を介してインバータエ１０２の入
力端に接続されている。インバータ■１０２の出力端は
出力端子ＯＵＴ １に接続されている。信号線Ｌ１０１
には、各々Ｎチャネル型ＭＯ８ＦＥＴ、Ｍｌ ０１およ
びＭ２Ｏ３を介して、他端を接地された容量素子Ｃ１０
１およびＣｌＯ２が接続されている。ＭＯ８ＦＥＴＭ１
０１のゲート端には試験用入力端子Ｔ１０１およびプロ
グラム回路ＰＲＩＯＩが接続されていて、プログラム回
路ＰＲＩＯＩは、ヒユーズＦ１０１とＮチャネル型ＭＯ
８ＦＥＴからなる直列回路とＣＭＯＳインバータから構
成されている。FIG. 1 is a circuit diagram of an embodiment of the present invention. Input terminal I
NI is connected to the input end of the inverter 101, and its output end is connected to the input end of the inverter 102 via the signal line L101. The output end of the inverter 102 is connected to the output terminal OUT1. Signal line L101
, a capacitive element C10 whose other end is grounded via N-channel type MO8FET, Ml01 and M2O3, respectively.
1 and ClO2 are connected. MO8FETM1
The test input terminal T101 and the program circuit PRIOI are connected to the gate end of the 01, and the program circuit PRIOI is connected to the fuse F101 and the N-channel type MO
It consists of a series circuit consisting of 8 FETs and a CMOS inverter.
ここでヒユーズＦ１０１に直列接続されているＮチャネ
ル型ＭＯ８ＦＥＴ ’、Ｎ１１１の導通抵抗値はヒユ
ーズＦ１０１の実質抵抗値もりも小さく、ＣＭＯＳイン
バータを構成するＰチャネル型ＭＯ８ＦＦＴ ＰＩＯ
Ｉ、及びＮチャネル型ＭＱＳＦＥＴＮ１０１の導通抵抗
比は通常の１：１であり、これらの導通抵抗値はヒユー
ズＦ１０１の実質抵抗値よりも大きく設定されている。Here, the conduction resistance value of the N-channel type MO8FET', N111 connected in series with the fuse F101 is smaller than the actual resistance value of the fuse F101, and the P-channel type MO8FFT PIO that constitutes the CMOS inverter is smaller than the actual resistance value of the fuse F101.
The conduction resistance ratio of the I and N channel type MQSFET N101 is the usual 1:1, and the conduction resistance value of these is set larger than the actual resistance value of the fuse F101.
これにより、ヒユーズが非切断時に、プログラム回路Ｐ
ＲＩＯＩ。As a result, when the fuse is not blown, the program circuit P
RIOI.
ＰＲ１０２の出力を低レベルへと設定できる。The output of PR102 can be set to a low level.
ＭＯＳＦＥＴ Ｍ２Ｏ３についても同様に、そのゲー
ト端には試験用入力端子ＴｌＯ２と、プログラム回路Ｐ
Ｒ１０’ｌと同じ回路構成のプログラム回路ＰＲ１０２
が接続されている。Similarly, MOSFET M2O3 has a test input terminal TlO2 and a program circuit P at its gate end.
Program circuit PR102 with the same circuit configuration as R10'l
is connected.
第１図に示す本発明の一実施例である遅延回路は、拡散
工程終了後、Ｆ１’０１．Ｆ２Ｏ３は切断されておらず
、Ｔｌ０Ｉ、ＴｌＯ２は低レベル（Ｌｏｗ）であるとす
ると、ＭＩＯＩ、Ｍ２Ｏ３はオフ状態でＬｌｏｌにＣ１
０１とＣｌＯ２は接続されない。そのためインバータ■
１０１の駆動時の負荷容量は信号線Ｌ１０１の配線容量
ｃｊとインバータエ１０２の入力容量ｃｇのみとなり、
ＩＮＩから０ＵＴ１までの信号遅延時間は最小となる。The delay circuit shown in FIG. 1, which is an embodiment of the present invention, is configured such that F1'01. Assuming that F2O3 is not disconnected and Tl0I and TlO2 are at low level (Low), MIOI and M2O3 are in the off state and C1 is connected to Llol.
01 and ClO2 are not connected. Therefore, inverter ■
The load capacitance when driving 101 is only the wiring capacitance cj of the signal line L101 and the input capacitance cg of the inverter 102,
The signal delay time from INI to 0UT1 is minimized.
本発明では前述した信号遅延時間最小の状態で拡散工程
を終了する。そして、拡散工程終了後、試験用入力端子
Ｔｌ０Ｉ、ＴｌＯ２をともにＩＩ Ｌ ｏｗＩ＋にする
ことにより、最小の第１の遅延時間を実現し、Ｔｌ０Ｉ
、ＴｌＯ２のどちらか一方を高レベル（Ｈｉｇｈ）にす
ることにより第２の遅延時間を実現し、Ｔｌ０Ｉ、Ｔｌ
Ｏ２の両方を”Ｈｉｇｈ”にすることにより最大の第３
の遅延時間を得ることができ、本回路を含む半導体装置
の個々の装置に最適の遅延時間を試験時に選択できる。In the present invention, the diffusion process is completed in a state where the signal delay time described above is minimized. After the diffusion process is completed, the test input terminals Tl0I and TlO2 are both set to II LowI+ to realize the minimum first delay time, and Tl0I
, TlO2 is set to a high level (High) to realize the second delay time, and TlOI, TlO2
By setting both O2 to “High”, the maximum third
delay time can be obtained, and the optimum delay time for each semiconductor device including this circuit can be selected at the time of testing.
ここで、試験用入力端子Ｔｌ０Ｉ、ＴｌＯ２には、低イ
ンピーダンスの旧ｇｈレベルが印加されるため、プログ
ラム回路ＰＲＩＯＩとＰＲ１０２から供給されるＬｏｗ
レベルに影響されずに、ＭＩＯＩ、Ｍ２Ｏ３のゲートに
旧ｇｈレベルが印加される。前述した試験時のＴｌ０Ｉ
、ＴｌＯ２の状態を記録し、その状態と同じになるよう
にプログラム回路ＰＲＩＯＩ。Here, since the low impedance old gh level is applied to the test input terminals Tl0I and TlO2, the Low level supplied from the program circuits PRIOI and PR102
The old gh level is applied to the gates of MIOI and M2O3 without being affected by the level. Tl0I during the above-mentioned test
, record the state of TlO2 and program circuit PRIOI to be the same as that state.
ＰＲ１０２に含まれるヒユーズＦＩＯＩ、Ｆ１０２を試
験終了後、レーザー等で切断することにより、試験時と
同様、本遅延回路を含む半導体装置の個々の装置に最適
の遅延時間が得られる。By cutting the fuses FIOI and F102 included in PR102 with a laser or the like after the test, the optimum delay time for each semiconductor device including this delay circuit can be obtained as in the test.
本実施例で用いたプログラム回路ＰＲＩＯＩは、前述し
たようにヒユーズＦＩＯＩの実質抵抗値がＣＭＯＳイン
バータを構成するＭＯＳＦＥＴ Ｐｌｏｌ及びＮ１０
１の導通時抵抗値よりも小さく設定されているのでＰＲ
ＩＯＩの電源投入時に” Ｌ、ｏ ｗ ”を供給でき、
また、ヒユーズＦ１０１よりもＮ１１１の導通時抵抗値
が小さく設定されているので、入力端子Ｔ１０１から゛
旧ｇｈ”が印加されてもＦｌｏｌとＮ１１１の接続点の
レベルを早く“Ｌｏｗ”として、０ＭＯ８の出力点のレ
ベルパ旧ｇｈ＋″を補償することができる。As mentioned above, the program circuit PRIOI used in this embodiment is composed of MOSFETs Plol and N10 whose actual resistance value of the fuse FIOI constitutes a CMOS inverter.
Since it is set smaller than the conduction resistance value of 1, PR
“L, o w” can be supplied when the IOI is powered on,
In addition, since the resistance value of N111 when conducting is set smaller than that of fuse F101, even if "old gh" is applied from input terminal T101, the level at the connection point of Flol and N111 is quickly set to "Low", and 0MO8 It is possible to compensate for the level gh+'' at the output point.
第２図は本発明の実施例２の回路図である。実施例１同
様、内部信号線Ｌ２０１には、インバータエ２０１を介
して入力端子ＩＮ２が、またインバータ■２０２を介し
て出力端子０ＵＴ２が接続されている。信号線Ｌ２０１
には他端が接地された遅延用容量素子Ｃ２０１，０２０
２，およびＣ２０３が各々、Ｎチャネル型ＭＯ８ＦＥＴ
Ｍ２Ｏ１、Ｍ２０’２およびＭ２Ｏ３を介して接続
されている。ＭＯ８ＦＥ、Ｔ Ｍ２Ｏ１のゲート端に
は、試験用入力端子Ｔ２Ｏ１およびＴ２Ｏ２の信号レベ
ルを入力とするデコード回路Ｄ２０１が、Ｍ２Ｏ２のゲ
ート端には、試験用入力端子Ｔ２Ｏ１が直接に、またＭ
２Ｏ３のゲート端には、試験用入力端子Ｔ２Ｏ１および
Ｔ２Ｏ２の信号レベルを入力するデコード回路Ｄ２０２
がそれぞれ接続されている。また、入力端子Ｔ２Ｏ１に
は実施例１と同様のプログラム回路ＰＲ２０１が、Ｔ２
Ｏ２にはプログラム回路ＰＲ２０２が接続されている。FIG. 2 is a circuit diagram of a second embodiment of the present invention. As in the first embodiment, an input terminal IN2 is connected to the internal signal line L201 via an inverter 201, and an output terminal 0UT2 is connected via an inverter 202. Signal line L201
is a delay capacitive element C201,020 whose other end is grounded.
2, and C203 are each N-channel type MO8FET.
Connected via M2O1, M20'2 and M2O3. At the gate end of MO8FE, TM2O1, there is a decoding circuit D201 which inputs the signal levels of the test input terminals T2O1 and T2O2, and at the gate end of M2O2, the test input terminal T2O1 is connected directly and
At the gate end of 2O3, there is a decode circuit D202 that inputs the signal levels of test input terminals T2O1 and T2O2.
are connected to each other. In addition, a program circuit PR201 similar to that in the first embodiment is connected to the input terminal T2O1.
A program circuit PR202 is connected to O2.
この実施例では、拡散工程終了後の試験時に、Ｔ２Ｏ１
、Ｔ２Ｏ２がそれぞれ” Ｌ ｏ ｗ” １１ Ｌｏ
ｗＩ＋ならばＭ２Ｏ１，Ｍ２Ｏ２，Ｍ２Ｏ３は全てオフ
でＣ２０１，Ｃ２０２，Ｃ２０３のどれもＬ２０１に接
続されず、Ｔ２Ｏ１が”Ｌｏｗ” 、 Ｔ ２０２が”
Ｈｉｇｈ”ならばＭ２Ｏ１のみオンとなりＬ２０１には
Ｃ２０１のみ接続され、Ｔ２Ｏ１がパ旧ｇｈ”。In this example, during the test after the completion of the diffusion process, T2O1
, T2O2 is "L o w" 11 Lo
If wI+, M2O1, M2O2, M2O3 are all off and none of C201, C202, C203 is connected to L201, T2O1 is "Low" and T202 is "
If "High", only M2O1 is turned on, only C201 is connected to L201, and T2O1 becomes "high".
Ｔ２Ｏ２が” Ｌ ｏ ｗ ”ならばＭ２Ｏ１，Ｍ２Ｏ
２がオンとなりＬ２０１にはＣ２０１，Ｃ２０２が接続
され、Ｔ２Ｏ１，Ｔ２Ｏ２が共にパ旧ｇｈ”ならばＭ２
Ｏ１，Ｍ２Ｏ２，Ｍ２Ｏ３がオンとなりＣ２０１、Ｃ２
０２，Ｃ２０３がＬ２０１に接続される。このように、
この実施例では試験用入力信号をデコードすることによ
り、より多くの遅延時間を少ない試験用入力端子及びプ
ログラム回路で実現できる利点がある。If T2O2 is “Low” then M2O1, M2O
2 is turned on, C201 and C202 are connected to L201, and if both T2O1 and T2O2 are
O1, M2O2, M2O3 turn on and C201, C2
02, C203 is connected to L201. in this way,
This embodiment has the advantage that by decoding the test input signal, more delay time can be realized with fewer test input terminals and fewer program circuits.
以上説明したように本発明は、内部信号線を有する半導
体装置の個々の装置に最適の遅延時間を拡散工程終了後
、選択できるため、性能を低下させることなしに、製造
条件のバラツキによる歩留り低下を防止することができ
る。As explained above, the present invention allows the optimum delay time to be selected for each individual semiconductor device having internal signal lines after the completion of the diffusion process. can be prevented.
第１図は本発明の一実施例の回路図、第２図は本発明の
実施例２の回路図、第３図は従来例の回路図である。
ＩＮＩ、ＩＮ２．ＩＮ３・・・・・・入力端子、ｌｌ０
Ｉ、１１０２．１１０３・・・・・・第１のインバータ
、１１０２゜Ｉ２０２．ｌ３０２・・・・・・第２のイ
ンバータ、０ＵＴ１．０ＵＴ２，０ＵＴ３・・・・・・
出力端子、Ｔ１０１〜Ｔ３０２・・・・・・試験用入力
端子、Ｍ１０１〜Ｍ２Ｏ３・・・・・・Ｎチャネル型Ｍ
Ｏ８ＦＥＴ （スイッチング素子）、Ｃ１０１〜Ｃ３０
３・・・・・・容量素子、ＰＲＩＯＩ〜ＰＲ２０２・・
・・・・プログラム回路、Ｆ１０１〜Ｆ２０２・・・・
・・ヒユーズ、Ｐｌｏｌ・・・・・・Ｐチャネル型ＭＯ
８ＦＥＴ、Ｎｌ ０１．Ｎｌ １１・・・・・・Ｎチャ
ネル型ＭＯ８ＦＥＴ、Ｄ２０１．Ｄ２０２・・・・・・
デコード回路。
代理人 弁理士 内 原 晋FIG. 1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is a circuit diagram of a second embodiment of the invention, and FIG. 3 is a circuit diagram of a conventional example. INI, IN2. IN3...Input terminal, ll0
I, 1102.1103...First inverter, 1102°I202. l302... Second inverter, 0UT1.0UT2, 0UT3...
Output terminal, T101-T302...Test input terminal, M101-M2O3...N-channel type M
O8FET (switching element), C101-C30
3...Capacitive element, PRIOI~PR202...
...Program circuit, F101-F202...
... Fuse, Plol ... P channel type MO
8FET, Nl 01. Nl 11...N-channel type MO8FET, D201. D202...
decoding circuit. Agent Patent Attorney Susumu Uchihara
Claims (1)
力端子と、該信号線の他端に接続された第２の論理回路
と、該信号線と所定電位との間に接続されたスイッチン
グ素子と容量素子の直列回路と、該スイッチング素子の
導通、非導通状態を制御するプログラム回路と、該スイ
ッチング素子に接続され該プログラム回路の状態とは別
に該スイッチング素子を制御しうる試験用入力端子とを
有することを特徴とする遅延回路。An input terminal connected to one end of the signal line via a first logic circuit, a second logic circuit connected to the other end of the signal line, and an input terminal connected between the signal line and a predetermined potential. A series circuit of a switching element and a capacitive element, a program circuit that controls conduction and non-conduction states of the switching element, and a test input that is connected to the switching element and can control the switching element independently of the state of the program circuit. A delay circuit comprising a terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155488A JPH01320816A (en) | 1988-06-22 | 1988-06-22 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155488A JPH01320816A (en) | 1988-06-22 | 1988-06-22 | Delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01320816A true JPH01320816A (en) | 1989-12-26 |
Family
ID=15607143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155488A Pending JPH01320816A (en) | 1988-06-22 | 1988-06-22 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01320816A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818275A (en) * | 1994-02-21 | 1998-10-06 | Texas Instruments Incorporated | Clock signal generating circuit |
| US5825240A (en) * | 1994-11-30 | 1998-10-20 | Massachusetts Institute Of Technology | Resonant-tunneling transmission line technology |
| US5841296A (en) * | 1997-01-21 | 1998-11-24 | Xilinx, Inc. | Programmable delay element |
| US6133751A (en) * | 1998-08-05 | 2000-10-17 | Xilinx, Inc. | Programmable delay element |
| JP2019096936A (en) * | 2017-11-17 | 2019-06-20 | ローム株式会社 | Variable delay circuit, PLL frequency synthesizer, electronic equipment |
-
1988
- 1988-06-22 JP JP63155488A patent/JPH01320816A/en active Pending
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