JPH01319329A - プログラマブル・ロジック・アレイ - Google Patents
プログラマブル・ロジック・アレイInfo
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- JPH01319329A JPH01319329A JP63152806A JP15280688A JPH01319329A JP H01319329 A JPH01319329 A JP H01319329A JP 63152806 A JP63152806 A JP 63152806A JP 15280688 A JP15280688 A JP 15280688A JP H01319329 A JPH01319329 A JP H01319329A
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- 239000000872 buffer Substances 0.000 claims abstract description 17
- 230000000295 complement effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフィールド・プログラマブル・ロジック・アレ
イに関する。
イに関する。
第3図は従来の一例を示す書込み前の回路図である。
フィールド・プログラマブル・ロジック・アレイ(以下
FPLAという)のアンドアレイ1では1つの入力(例
えば、Io)に対して1積項線11当り2つのダイオー
ド(例えば、DoおよびD)が用いられている。
FPLAという)のアンドアレイ1では1つの入力(例
えば、Io)に対して1積項線11当り2つのダイオー
ド(例えば、DoおよびD)が用いられている。
上述した従来のFPLAは、書込み動作において、上記
2つのダイオードの内少なくとも1つのダイオードの接
続線を溶断することになるため、FPLAの実際の動作
にとっては2つのダイオードの内部なくとも1つは不要
である。
2つのダイオードの内少なくとも1つのダイオードの接
続線を溶断することになるため、FPLAの実際の動作
にとっては2つのダイオードの内部なくとも1つは不要
である。
第4図は所要の内容に書込み動作が終了したときのFP
LAの内部状態の一例を示す回路図である。
LAの内部状態の一例を示す回路図である。
アンドアレイ1から出力された積項線11の値はrl・
1. ・・・・・I15であり、同様に積項線12の
値はI O−Ti−・−・−Itsであり、積項線1n
の値は工0 ・I! ・・・・r■である。これらの値
の所望の論理和がオアゲート2の出力ooには(丁1・
I r ・−I 15)十・・・・・・の値が、出力
01には(Io ・”L−−−−i ts) +−=・
+ (Io −I t・・・・丁■)の値が、出力0フ
には<TW、 I t −・・・115)+(IO・
r・・・・工15)+・・・・・・の値が供給される。
1. ・・・・・I15であり、同様に積項線12の
値はI O−Ti−・−・−Itsであり、積項線1n
の値は工0 ・I! ・・・・r■である。これらの値
の所望の論理和がオアゲート2の出力ooには(丁1・
I r ・−I 15)十・・・・・・の値が、出力
01には(Io ・”L−−−−i ts) +−=・
+ (Io −I t・・・・丁■)の値が、出力0フ
には<TW、 I t −・・・115)+(IO・
r・・・・工15)+・・・・・・の値が供給される。
図からも明らかなように従来のFPLAでは16x48
(n=48のとき)個の不要なダイオードを用いてい
るという欠点がある。
(n=48のとき)個の不要なダイオードを用いてい
るという欠点がある。
本発明のFPLAはアンドアレイが複数の入力端子と、
これら複数の入力端子に対応してそれぞれ接続された複
数の入力バッファと、これら複数の入力バッファの真出
力および補出力のそれぞれに接続した複数のダイオード
と、これら複数の入力バッファのうちのそれぞれの入力
バッファの真出力に接続したダイオードに一端で接続し
た複数の第1のヒユーズと、前記それぞれの入力バッフ
ァの補出力に接続したダイオードに一端を接続した複数
の第2のヒユーズと、前記複数の第1のヒユーズのそれ
ぞれの他端および前記第2のヒユーズのそれぞれの他端
に一端を接続し他端を前記複数の積項線のそれぞれに接
続した複数のダイオードからなる回路を複数個配置して
構成される。
これら複数の入力端子に対応してそれぞれ接続された複
数の入力バッファと、これら複数の入力バッファの真出
力および補出力のそれぞれに接続した複数のダイオード
と、これら複数の入力バッファのうちのそれぞれの入力
バッファの真出力に接続したダイオードに一端で接続し
た複数の第1のヒユーズと、前記それぞれの入力バッフ
ァの補出力に接続したダイオードに一端を接続した複数
の第2のヒユーズと、前記複数の第1のヒユーズのそれ
ぞれの他端および前記第2のヒユーズのそれぞれの他端
に一端を接続し他端を前記複数の積項線のそれぞれに接
続した複数のダイオードからなる回路を複数個配置して
構成される。
次に本発明について図面を参照して詳細に説明する。
第1図は本発明の一実施例の回路図である。本実施例で
は、48本の積項線31に48X16個のダイオード3
2を接続し、各々のダイオード32の出力をヒユーズ3
3を介して入力バッファ35の真出力側のダイオード3
6に接続し、またヒユーズ34を介して補出刃側のダイ
オード36に接続している。オアアレイ2の構造は従来
と同じであり、前記従来の技術の所で述べたので、説明
を省略する。
は、48本の積項線31に48X16個のダイオード3
2を接続し、各々のダイオード32の出力をヒユーズ3
3を介して入力バッファ35の真出力側のダイオード3
6に接続し、またヒユーズ34を介して補出刃側のダイ
オード36に接続している。オアアレイ2の構造は従来
と同じであり、前記従来の技術の所で述べたので、説明
を省略する。
このFPLAの書込み方法はいろいろとあり、従来と変
わらないが、以下に一例について簡単に説明する。
わらないが、以下に一例について簡単に説明する。
第2図は本実施例のFPLAの書込み後の内部状態例を
示した回路図である。この場合の書込み手順について以
下に説明する。ここで、高電圧を論理“1″、低電圧を
論理“0”とする。
示した回路図である。この場合の書込み手順について以
下に説明する。ここで、高電圧を論理“1″、低電圧を
論理“0”とする。
まず、左端の積項線Poの列の書込みを行なうため、入
力端子■。、工1.・・・115に論理(0゜1、・・
・、1)を与え、出力端子Oo 、o、、・・・。
力端子■。、工1.・・・115に論理(0゜1、・・
・、1)を与え、出力端子Oo 、o、、・・・。
0フに論理(1,O,・・・、1)を与えておき、電源
VCC,接地GND端子は開放にしておく。
VCC,接地GND端子は開放にしておく。
次に、FPLA内の別の回路(図示せず)または外部か
ら積項線Poを選択的に高電圧とし、他の積項線全ては
開放または低電圧にする。
ら積項線Poを選択的に高電圧とし、他の積項線全ては
開放または低電圧にする。
以下に、外部から積項線Poを選択的に高電圧にする回
路について詳しく述べる。
路について詳しく述べる。
積項線P Q r P 1 +・・・+P47に対応し
て、各々1本ずつ、■cc端子から抵抗を通ったあとに
各々外部引出し端子(簡単のため図示せず)を設け、積
項線P。に対応する外部引出し端子から順に高電圧(1
0V〜20V程度)を加える。このとき、端子1.〜I
15+端子Oo ” 07に与える信号も論理“1″
の電圧は積項線P、に与える高電圧と同じ電圧値とし、
論理“0”の電圧は接地電位とする。
て、各々1本ずつ、■cc端子から抵抗を通ったあとに
各々外部引出し端子(簡単のため図示せず)を設け、積
項線P。に対応する外部引出し端子から順に高電圧(1
0V〜20V程度)を加える。このとき、端子1.〜I
15+端子Oo ” 07に与える信号も論理“1″
の電圧は積項線P、に与える高電圧と同じ電圧値とし、
論理“0”の電圧は接地電位とする。
今、端子1.への入力が“0”であるとすると、その入
力バッファ35の真出力が“0”となり、積項線P。か
ら大きな電流が流れ込み、ヒユーズ33を溶断する。こ
の場合、補出力は“1” (積項線P。の高電圧と同じ
)であるため、ヒユーズ34はそのまま残る。
力バッファ35の真出力が“0”となり、積項線P。か
ら大きな電流が流れ込み、ヒユーズ33を溶断する。こ
の場合、補出力は“1” (積項線P。の高電圧と同じ
)であるため、ヒユーズ34はそのまま残る。
積項線Poにかかわるその他のヒユーズも同様にして所
定のものを溶断する。
定のものを溶断する。
積項線Po以外の積項線に対しても電流の回り込みがあ
るが、図示のように2つの抵抗を通ることになり、他の
積項線にかかわるヒユーズを溶断するには至らない。積
項線P、以降についても同様に行なえる。
るが、図示のように2つの抵抗を通ることになり、他の
積項線にかかわるヒユーズを溶断するには至らない。積
項線P、以降についても同様に行なえる。
第2図と第4図の構成を比べると明らかなように、本発
明によるFPLAは書込み後の使用時においては従来の
ものと同じ機能を果すことができる。
明によるFPLAは書込み後の使用時においては従来の
ものと同じ機能を果すことができる。
以上説明したように、本発明においてはアンドアレイ中
のダイオード数が従来構成の半分ですむため、製造歩留
りの向上と集積度の向上とを達成でき、よって大容量化
も達成できるという効果がある。
のダイオード数が従来構成の半分ですむため、製造歩留
りの向上と集積度の向上とを達成でき、よって大容量化
も達成できるという効果がある。
第1図は本発明の一実施例の書込み前の回路図、第2図
はその書込み後の回路図、第3図は従来の一例の書込み
前の回路図、第4図はその書込み後の回路図である。 1・・・アンドアレイ、2・・・オアアレイ、11〜1
n、31・・・積項線、32.36・・・ダイオード、
35・・・入力バッファ、 D、、Dl・・・ダイオード、工0〜115・・・入力
端子、Oo〜oフ・・・出力端子、VCC・・・電源端
子、GND・・・接地端子。
はその書込み後の回路図、第3図は従来の一例の書込み
前の回路図、第4図はその書込み後の回路図である。 1・・・アンドアレイ、2・・・オアアレイ、11〜1
n、31・・・積項線、32.36・・・ダイオード、
35・・・入力バッファ、 D、、Dl・・・ダイオード、工0〜115・・・入力
端子、Oo〜oフ・・・出力端子、VCC・・・電源端
子、GND・・・接地端子。
Claims (1)
- アンドアレイとオアアレイとを複数の積項線で接続する
プログラマブル・ロジック・アレイにおいて、前記アン
ドアレイが複数の入力端子と、これら複数の入力端子に
対応してそれぞれ接続された複数の入力バッファと、こ
れら複数の入力バッファの真出力および補出力のそれぞ
れに接続した複数のダイオードと、これら複数の入力バ
ッファのうちのそれぞれの入力バッファの真出力に接続
したダイオードに一端で接続した複数の第1のヒューズ
と、前記それぞれの入力バッファの補出力に接続したダ
イオードに一端を接続した複数の第2のヒューズと、前
記複数の第1のヒューズのそれぞれの他端および前記第
2のヒューズのそれぞれの他端に一端を接続し他端を前
記複数の積項線のそれぞれに接続した複数のダイオード
からなる回路を複数個配置したことを特徴とするプログ
ラマブル・ロジック・アレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63152806A JPH01319329A (ja) | 1988-06-20 | 1988-06-20 | プログラマブル・ロジック・アレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63152806A JPH01319329A (ja) | 1988-06-20 | 1988-06-20 | プログラマブル・ロジック・アレイ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01319329A true JPH01319329A (ja) | 1989-12-25 |
Family
ID=15548563
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63152806A Pending JPH01319329A (ja) | 1988-06-20 | 1988-06-20 | プログラマブル・ロジック・アレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01319329A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002261A (en) * | 1996-10-09 | 1999-12-14 | Telefonaktiebolaget Lm Ericsson | Trimming circuit |
US6686768B2 (en) * | 2001-07-05 | 2004-02-03 | Alan Elbert Comer | Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements |
-
1988
- 1988-06-20 JP JP63152806A patent/JPH01319329A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6002261A (en) * | 1996-10-09 | 1999-12-14 | Telefonaktiebolaget Lm Ericsson | Trimming circuit |
US6686768B2 (en) * | 2001-07-05 | 2004-02-03 | Alan Elbert Comer | Electrically-programmable interconnect architecture for easily-configurable stacked circuit arrangements |
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