JPH01316970A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH01316970A JPH01316970A JP63146967A JP14696788A JPH01316970A JP H01316970 A JPH01316970 A JP H01316970A JP 63146967 A JP63146967 A JP 63146967A JP 14696788 A JP14696788 A JP 14696788A JP H01316970 A JPH01316970 A JP H01316970A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 241000233855 Orchidaceae Species 0.000 description 1
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 210000002816 gill Anatomy 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ＩＩ！要〕
ピンスキャン回路を内蔵する半導体集積装置に関し、
全てのピンスキャン回路に供給される基準電圧の異差を
小さくすることを目的とし、 半導体チップの複数の外部端子夫々に対応して該複数の
外部端子夫々のレベルを基準電圧源よりの基準レベルと
比較し、比較結果を専用の外部端子から出力する複数の
ピンスキャン回路を内蔵する半導体集積装置において、
該基準電圧源より複数方向に延在して該複数のピンスキ
ャン回路夫々に基準電圧を供給する基準電圧供給線を有
し構成する。
小さくすることを目的とし、 半導体チップの複数の外部端子夫々に対応して該複数の
外部端子夫々のレベルを基準電圧源よりの基準レベルと
比較し、比較結果を専用の外部端子から出力する複数の
ピンスキャン回路を内蔵する半導体集積装置において、
該基準電圧源より複数方向に延在して該複数のピンスキ
ャン回路夫々に基準電圧を供給する基準電圧供給線を有
し構成する。
本発明は半導体集積装置に関し、ピンスキャン回路を内
蔵する半導体集積装置に関する。
蔵する半導体集積装置に関する。
近年、プリント基板等における半導体集積装置の実装密
度が高くなり、各集積装置間の間隔が狭くなって、実装
されている各集積装置の全てのリード端子にテスターの
プローブを当接させることが困烈となっている。
度が高くなり、各集積装置間の間隔が狭くなって、実装
されている各集積装置の全てのリード端子にテスターの
プローブを当接させることが困烈となっている。
このため、集積装置の各リード端子レベルを基準レベル
と比較してその比較結果を専用のリード端子から出力す
るピンスキャン回路を集積回路に内蔵させ、上記専用の
リード端子をプリント基板のプリント配線によってプリ
ント基板上の所定位置に設けたテスト用端子に接続し、
テスト用端子にテスターのプローブを当接させる構成が
開発されている。
と比較してその比較結果を専用のリード端子から出力す
るピンスキャン回路を集積回路に内蔵させ、上記専用の
リード端子をプリント基板のプリント配線によってプリ
ント基板上の所定位置に設けたテスト用端子に接続し、
テスト用端子にテスターのプローブを当接させる構成が
開発されている。
（従来の技術）
ピンスキャン回路はリード端子毎に設けられ第７図に示
す如き構成である。同図中、端子１０はリード端子に接
続され、端子１１に基準電圧が供給され、リード端子電
圧はコンパレータ１２により基準電圧と比較される。コ
ンパレータ１２の出力は端子１５より専用リード端子に
出力される。
す如き構成である。同図中、端子１０はリード端子に接
続され、端子１１に基準電圧が供給され、リード端子電
圧はコンパレータ１２により基準電圧と比較される。コ
ンパレータ１２の出力は端子１５より専用リード端子に
出力される。
従来の半導体集積装置は第８図に示す如く、リード端子
の近傍に設けられたピンスキャン回路１６１〜１６２１
夫々に基準電圧発生回路１７で発生したり準電圧を基準
電圧供給８１１８を介して供給している。
の近傍に設けられたピンスキャン回路１６１〜１６２１
夫々に基準電圧発生回路１７で発生したり準電圧を基準
電圧供給８１１８を介して供給している。
従来の構成では基準電圧発生回路１７は基１１！電圧供
給線１８の一端に配置されている。またピンスキャン回
路１６〜１６２ｏは集積装置の周縁に配置された複数の
リード端子の近傍に設けられているため、集積装置の大
型化に伴なって基準電圧供給線１８の長さが大となる。
給線１８の一端に配置されている。またピンスキャン回
路１６〜１６２ｏは集積装置の周縁に配置された複数の
リード端子の近傍に設けられているため、集積装置の大
型化に伴なって基準電圧供給線１８の長さが大となる。
ここで、隣接するピンスキャン回路間の距離に対応する
長さの基準電圧供給線１８の抵抗値をｒとし、ピンスキ
ャン回路の総数を２ｎとし、各ピンスキャン回路に流れ
る電流をｉとすると、基準電圧発生回路１７より最も離
間したピンスキャン回路１６２ｎに供給される基準電圧
の電圧降下量ＭＤＩは次式の如く表わされる。
長さの基準電圧供給線１８の抵抗値をｒとし、ピンスキ
ャン回路の総数を２ｎとし、各ピンスキャン回路に流れ
る電流をｉとすると、基準電圧発生回路１７より最も離
間したピンスキャン回路１６２ｎに供給される基準電圧
の電圧降下量ＭＤＩは次式の如く表わされる。
Ｖ、１−ｎ−（２ｎ＋１）−ｒ−ｉ−・・巾このように
、基準電圧供給線１８の電圧降下によってピンスキャン
回路１６ と１６２ｎとでは基準電圧が大きく異なって
しまうという問題があった。
、基準電圧供給線１８の電圧降下によってピンスキャン
回路１６ と１６２ｎとでは基準電圧が大きく異なって
しまうという問題があった。
本発明は上記の点に鑑みなされたもので、全てのピンス
キャン回路に供給される基準電圧の異差を小さくする半
導体集積装置を提供することを目的とする。
キャン回路に供給される基準電圧の異差を小さくする半
導体集積装置を提供することを目的とする。
第１図は本発明装置の原理ブロック図を示す。
同図中、ピンスキャン回路２０１〜２０２ｎは、半導体
チップの複数の外部端子夫々に対応して複数の外部端子
夫々のレベルをＵ＊を圧源２１よりの基準レベルと比較
し、比較結果を専用の外部端子から出力する。
チップの複数の外部端子夫々に対応して複数の外部端子
夫々のレベルをＵ＊を圧源２１よりの基準レベルと比較
し、比較結果を専用の外部端子から出力する。
基準電圧供給線２２１．２２２夫々は、基準電圧源２１
より複数方向に延在して該複数のピンスキャン回路２０
１〜２０２１夫々に基準電圧を供給する。
より複数方向に延在して該複数のピンスキャン回路２０
１〜２０２１夫々に基準電圧を供給する。
本発明装置においては、基準電圧源２１より基準電圧供
給線２２．２２２が複数方向に延在して夫々ｎＩｆＪＡ
で総数２ｎ個のピンスキャン回路２０１〜２０２１夫々
に基準電圧を供給している。
給線２２．２２２が複数方向に延在して夫々ｎＩｆＪＡ
で総数２ｎ個のピンスキャン回路２０１〜２０２１夫々
に基準電圧を供給している。
ここで、隣接するピンスキャン回路間の距離に対応する
基準電圧供給線２２１，２２２夫々の抵抗値をｒとし、
各ピンスキャン回路に流れる電流をｉとすると、基準電
圧供給線２２１．２２２夫々基準電圧１１ｊ２１から最
も離れた端部２２１８゜２２ における電圧降下ｖＤ２
は次式の如く表わさａ れる。
基準電圧供給線２２１，２２２夫々の抵抗値をｒとし、
各ピンスキャン回路に流れる電流をｉとすると、基準電
圧供給線２２１．２２２夫々基準電圧１１ｊ２１から最
も離れた端部２２１８゜２２ における電圧降下ｖＤ２
は次式の如く表わさａ れる。
■ ＝ ゴ’ （ｎ＋１）ｏｒ−ｉ−・・■この電
圧降下量Ｖ。２は従来の電圧降下ωＶＤＩに比して（ｎ
＋’ｌ ）／ （２ｎ＋１ ）・２となり、各ピンスキ
ャン回路２０１〜２０２１夫々に供給される基準電圧の
周差を小さくできる。
圧降下量Ｖ。２は従来の電圧降下ωＶＤＩに比して（ｎ
＋’ｌ ）／ （２ｎ＋１ ）・２となり、各ピンスキ
ャン回路２０１〜２０２１夫々に供給される基準電圧の
周差を小さくできる。
第２図は本発明装置の第１実施例の平面図を示す。
同図中、半導体チップ３０Ａの周縁近傍にはリード端子
が接続される外部端子としての複数のパッド（図示せず
）夫々に隣接してピンスキャン回路（ＰＳ）３１ 〜３
１３２が略等間隔に配設されている。
が接続される外部端子としての複数のパッド（図示せず
）夫々に隣接してピンスキャン回路（ＰＳ）３１ 〜３
１３２が略等間隔に配設されている。
また、ピンスキャン回路３１ ．３１５間、３１ ．３
１２１間夫々の近傍に基準電圧源としての基準電圧発生
回路（ＰＧ）３２ ．３２２が設置 けられ、この基準電圧発生回路３２１．３２２夫々から
は半導体チップ３０Ａの周縁と平行にピンスキャン回路
３１２９〜３１１２．３１１３〜３１２８夫々に沿って
基準電圧供給線３３１と３３２．及び３３３と３３４が
延在している。
１２１間夫々の近傍に基準電圧源としての基準電圧発生
回路（ＰＧ）３２ ．３２２が設置 けられ、この基準電圧発生回路３２１．３２２夫々から
は半導体チップ３０Ａの周縁と平行にピンスキャン回路
３１２９〜３１１２．３１１３〜３１２８夫々に沿って
基準電圧供給線３３１と３３２．及び３３３と３３４が
延在している。
ピンスキャン回路３１２９〜３１４．３１５〜３１１２
夫々は枝配線３４によって基準電圧供給線３３ ３３
２夫々に接続され、同様にビンスキ１ ・ ヤン回路３１３〜３１２゜、３１２１〜３１２８夫々は
枝配線３４によって基準電圧供給１１３３３゜３３４夫
々に接続されている。
夫々は枝配線３４によって基準電圧供給線３３ ３３
２夫々に接続され、同様にビンスキ１ ・ ヤン回路３１３〜３１２゜、３１２１〜３１２８夫々は
枝配線３４によって基準電圧供給１１３３３゜３３４夫
々に接続されている。
このため、基準電圧発生回路３２１夫々の出力する基準
電圧は基準電圧供給線３３１．．３３□夫々でピンスキ
ャン回路３１ ．３１１２側夫々の両方向に分配され、
ピンスキャン回路３１２９゜３１１２夫々における基準
電圧の電圧降下量が小さくて済む。これは基準電圧発生
回路３２□で発生された基準電圧についても同様でピン
スキャン回路３１１３，３１２８夫々における基準電圧
の電圧降下量が小さくて済む。
電圧は基準電圧供給線３３１．．３３□夫々でピンスキ
ャン回路３１ ．３１１２側夫々の両方向に分配され、
ピンスキャン回路３１２９゜３１１２夫々における基準
電圧の電圧降下量が小さくて済む。これは基準電圧発生
回路３２□で発生された基準電圧についても同様でピン
スキャン回路３１１３，３１２８夫々における基準電圧
の電圧降下量が小さくて済む。
ここで、半導体チップ３０Ａにおける信号のＨレベルが
−０，９Ｖ、Ｌレベルが−１，７５Ｖであるとき、基準
電圧は−１，３２Ｖとされ、ピンスキャン回路３１ ．
３１ ３１ ．３１２８夫々に供給される基準電圧は
−１，３２Ｖから数１０−Ｖの周差範囲内とされている
。
−０，９Ｖ、Ｌレベルが−１，７５Ｖであるとき、基準
電圧は−１，３２Ｖとされ、ピンスキャン回路３１ ．
３１ ３１ ．３１２８夫々に供給される基準電圧は
−１，３２Ｖから数１０−Ｖの周差範囲内とされている
。
第３図は本発明装置の第１実施例の変形例の平面図を示
す。
す。
同図中、ピンスキャン回路３１２５〜３１８゜３１９〜
３１２４夫々は技装置１１３４によって基準電圧供給線
３５１〜３５４夫々に接続されている。
３１２４夫々は技装置１１３４によって基準電圧供給線
３５１〜３５４夫々に接続されている。
基準電圧発生装置３２１，３２２夫々は半導体チップ３
０Ｂの互いに対向する角部に配置され、枝配線３４によ
って基準電圧供給線３５１と３５２゜３５３と３５４夫
々に基準電圧を供給している。
０Ｂの互いに対向する角部に配置され、枝配線３４によ
って基準電圧供給線３５１と３５２゜３５３と３５４夫
々に基準電圧を供給している。
この変形例においても第１実施例と同様に基準電圧供給
線３５〜３５４夫々の端部に接続されま たピンスキャン回路３１ ．３１ ．３１９゜３１２４
夫々における基準電圧の電圧降下量が小さくて済む。
線３５〜３５４夫々の端部に接続されま たピンスキャン回路３１ ．３１ ．３１９゜３１２４
夫々における基準電圧の電圧降下量が小さくて済む。
第４図は本発明の第２実施例の平面図を示す。
同図中、半導体チップ３０ｃの各辺の中央部に基準電圧
発生回路３２〜３２４が配設されていす る。これらは半導体チップ３０ｃの各辺に平行に延在す
る基準電圧供給線３７１〜３７８夫々を介してピンスキ
ャン回路３１１〜３１８．３１９〜３１．６，３１１．
〜３１２４．３１２５〜３１３２夫々に基準電圧を供給
している。
発生回路３２〜３２４が配設されていす る。これらは半導体チップ３０ｃの各辺に平行に延在す
る基準電圧供給線３７１〜３７８夫々を介してピンスキ
ャン回路３１１〜３１８．３１９〜３１．６，３１１．
〜３１２４．３１２５〜３１３２夫々に基準電圧を供給
している。
この実施例では基準電圧発生回路３２１〜３２４夫々か
ら基準電圧供給線３７１〜３７８夫々の端部までの距離
が第１実施例の略１／２であり、上記端部のピンスキャ
ン回路３１ ．３１８゜３１９．３１１６，３１１７，
３１２４，３１２５゜３１３２夫々における基準電圧の
電圧降下量が第１実施例よりも更に小さくて済む。
ら基準電圧供給線３７１〜３７８夫々の端部までの距離
が第１実施例の略１／２であり、上記端部のピンスキャ
ン回路３１ ．３１８゜３１９．３１１６，３１１７，
３１２４，３１２５゜３１３２夫々における基準電圧の
電圧降下量が第１実施例よりも更に小さくて済む。
第５図は本発明装置の第２実施例の変形例の平面図を示
す。
す。
同図中、ピンスキャン回路３１２．〜３１４゜３１５〜
３１１２．３１１３〜３１２ｏ、３１２１〜３１２８夫
々は枝配線３４によって基準電圧供給線３８１〜３８８
夫々に接続されている。基準電圧発生回路３２１〜３２
４夫々は半導体チップ３０００４つの角部に配置され、
枝配線３４によって基準電圧供給線３８１〜３８８夫々
に基準電圧を供給している。
３１１２．３１１３〜３１２ｏ、３１２１〜３１２８夫
々は枝配線３４によって基準電圧供給線３８１〜３８８
夫々に接続されている。基準電圧発生回路３２１〜３２
４夫々は半導体チップ３０００４つの角部に配置され、
枝配線３４によって基準電圧供給線３８１〜３８８夫々
に基準電圧を供給している。
この変形例においても第２実施例と同様に基準電圧供給
線３８１〜３８８夫々の端部に接続されたピンスキャン
回路３１２０．３１４．３１．。
線３８１〜３８８夫々の端部に接続されたピンスキャン
回路３１２０．３１４．３１．。
３１１２．３１１３，３１２ｏ、３１２１，３１２８夫
々における基準電圧の電圧降下量が第１実施例より更に
小さくて済む。
々における基準電圧の電圧降下量が第１実施例より更に
小さくて済む。
第６図は本発明装置の第３実施例の平面図を示す。同図
中、半導体チップ３０Ｅはフリップチップ方式のもので
全面にリード端子が接続される外部端子としての複数の
バンプが設けられ、このバンプに隣接してピンスキャン
回路３１１〜３１３２が設けられている。ピンスキャン
回路３１１〜３１１６．３１１７〜３１３２夫々の略中
央位置には基準電圧発生回路３９１．３９２夫々が設け
られ、ここから図中上下両方向に基準電圧供給線４０１
と４０２．４０３と４０４夫々が延在している。
中、半導体チップ３０Ｅはフリップチップ方式のもので
全面にリード端子が接続される外部端子としての複数の
バンプが設けられ、このバンプに隣接してピンスキャン
回路３１１〜３１３２が設けられている。ピンスキャン
回路３１１〜３１１６．３１１７〜３１３２夫々の略中
央位置には基準電圧発生回路３９１．３９２夫々が設け
られ、ここから図中上下両方向に基準電圧供給線４０１
と４０２．４０３と４０４夫々が延在している。
ピンスキャン回路３１１〜３１４及び３１９〜３１１２
．３１５〜３１８及び３１１３〜３１１６゜３１１１〜
３１２ｏ及び３１２５〜３１２８．３１２１〜３１２４
及び３１２９〜３１３２夫々は基準電圧供給線４０、〜
４０４に直交する方向に延在する枝配線４１によって基
準電圧供給線４０．〜４ｏ４夫々に接続されている。
．３１５〜３１８及び３１１３〜３１１６゜３１１１〜
３１２ｏ及び３１２５〜３１２８．３１２１〜３１２４
及び３１２９〜３１３２夫々は基準電圧供給線４０、〜
４０４に直交する方向に延在する枝配線４１によって基
準電圧供給線４０．〜４ｏ４夫々に接続されている。
この実施例においても、基準電圧発生回路３９１．３９
２夫々から上下両方向に延在する基準電圧供給線４０．
．４０２，４０３．４０４夫々の端部に接続されたピン
スキャン回路３１１゜３１９．３１８，３１１６，３１
１７，３１２５゜３１２４．３１３２夫々における基準
電圧の電圧降下量が小さ（て済む。
２夫々から上下両方向に延在する基準電圧供給線４０．
．４０２，４０３．４０４夫々の端部に接続されたピン
スキャン回路３１１゜３１９．３１８，３１１６，３１
１７，３１２５゜３１２４．３１３２夫々における基準
電圧の電圧降下量が小さ（て済む。
なお、基準電圧源２１としては基準電圧発生回路３２１
〜３２４，３９１．３９．の他に外部がら基準電圧を供
給する基準電圧外部供給端子であっても良く、上記実施
例に限定されない。
〜３２４，３９１．３９．の他に外部がら基準電圧を供
給する基準電圧外部供給端子であっても良く、上記実施
例に限定されない。
上述の如く、本発明装置によれば基準電圧供給線端部に
あるピンスキャン回路に供給される基準電圧の電圧降下
量が小さくて済み、全てのピンスキャン回路に供給され
る基準電圧の周差を小さくでき、実用上きわめて有用で
ある。
あるピンスキャン回路に供給される基準電圧の電圧降下
量が小さくて済み、全てのピンスキャン回路に供給され
る基準電圧の周差を小さくでき、実用上きわめて有用で
ある。
【図面の簡単な説明】
第１図は本発明装置の原理図、
第２図乃至第６図は本発明装置の各実施例の平面図、
第７図はピンスキャン回路の回路構成図、第８図は従来
装置の一例のブロック図である。 図において、 ２０、〜２０２ｏ、３１１〜３１２８はピンスキャン回
路、 ２１は基準電圧源、 ２２ ２２ ３３ 〜３３ ３５１〜１′ ２
° １ ４・ ３５４．３７．〜３７８，３８１〜３８８゜４０１〜４
０４は基準電圧供給線、 ３２１．３２２．３９３．３９２は基準電圧発生回路 を示す。 特許出願人 富 士 通 株式会社 ′）１、 同 弁理士 片 山 修 平 、゛、′くノ 第１図 第７図 虞庫褒５！のブ亡−ｖ２蘭 １１３図 キリヒ畔１１腎の箒２大えら僻１のキ恒■れ第４図
装置の一例のブロック図である。 図において、 ２０、〜２０２ｏ、３１１〜３１２８はピンスキャン回
路、 ２１は基準電圧源、 ２２ ２２ ３３ 〜３３ ３５１〜１′ ２
° １ ４・ ３５４．３７．〜３７８，３８１〜３８８゜４０１〜４
０４は基準電圧供給線、 ３２１．３２２．３９３．３９２は基準電圧発生回路 を示す。 特許出願人 富 士 通 株式会社 ′）１、 同 弁理士 片 山 修 平 、゛、′くノ 第１図 第７図 虞庫褒５！のブ亡−ｖ２蘭 １１３図 キリヒ畔１１腎の箒２大えら僻１のキ恒■れ第４図
Claims (1)
- 【特許請求の範囲】 半導体チップの複数の外部端子夫々に対応して該複数
の外部端子夫々のレベルを基準電圧源（２１）よりの基
準レベルと比較し、比較結果を専用の外部端子から出力
する複数のピンスキャン回路（２０＿１〜２０＿２＿ｎ
）を内蔵する半導体集積装置において、 該基準電圧源（２１）より複数方向に延在して該複数の
ピンスキャン回路（２０＿１〜２０＿２＿ｎ）夫々に基
準電圧を供給する基準電圧供給線（２２＿１、２２＿２
）を有することを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146967A JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146967A JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01316970A true JPH01316970A (ja) | 1989-12-21 |
| JP2809278B2 JP2809278B2 (ja) | 1998-10-08 |
Family
ID=15419629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146967A Expired - Fee Related JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809278B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253060A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101281A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Logic circuit |
| JPS5651354U (ja) * | 1979-09-26 | 1981-05-07 | ||
| JPS594153A (ja) * | 1982-06-30 | 1984-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62260355A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-06-16 JP JP63146967A patent/JP2809278B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101281A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Logic circuit |
| JPS5651354U (ja) * | 1979-09-26 | 1981-05-07 | ||
| JPS594153A (ja) * | 1982-06-30 | 1984-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253060A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809278B2 (ja) | 1998-10-08 |
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