JPH01316970A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH01316970A JPH01316970A JP63146967A JP14696788A JPH01316970A JP H01316970 A JPH01316970 A JP H01316970A JP 63146967 A JP63146967 A JP 63146967A JP 14696788 A JP14696788 A JP 14696788A JP H01316970 A JPH01316970 A JP H01316970A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 241000233855 Orchidaceae Species 0.000 description 1
- 244000007853 Sarothamnus scoparius Species 0.000 description 1
- 210000002816 gill Anatomy 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(II!要〕
ピンスキャン回路を内蔵する半導体集積装置に関し、
全てのピンスキャン回路に供給される基準電圧の異差を
小さくすることを目的とし、 半導体チップの複数の外部端子夫々に対応して該複数の
外部端子夫々のレベルを基準電圧源よりの基準レベルと
比較し、比較結果を専用の外部端子から出力する複数の
ピンスキャン回路を内蔵する半導体集積装置において、
該基準電圧源より複数方向に延在して該複数のピンスキ
ャン回路夫々に基準電圧を供給する基準電圧供給線を有
し構成する。
小さくすることを目的とし、 半導体チップの複数の外部端子夫々に対応して該複数の
外部端子夫々のレベルを基準電圧源よりの基準レベルと
比較し、比較結果を専用の外部端子から出力する複数の
ピンスキャン回路を内蔵する半導体集積装置において、
該基準電圧源より複数方向に延在して該複数のピンスキ
ャン回路夫々に基準電圧を供給する基準電圧供給線を有
し構成する。
本発明は半導体集積装置に関し、ピンスキャン回路を内
蔵する半導体集積装置に関する。
蔵する半導体集積装置に関する。
近年、プリント基板等における半導体集積装置の実装密
度が高くなり、各集積装置間の間隔が狭くなって、実装
されている各集積装置の全てのリード端子にテスターの
プローブを当接させることが困烈となっている。
度が高くなり、各集積装置間の間隔が狭くなって、実装
されている各集積装置の全てのリード端子にテスターの
プローブを当接させることが困烈となっている。
このため、集積装置の各リード端子レベルを基準レベル
と比較してその比較結果を専用のリード端子から出力す
るピンスキャン回路を集積回路に内蔵させ、上記専用の
リード端子をプリント基板のプリント配線によってプリ
ント基板上の所定位置に設けたテスト用端子に接続し、
テスト用端子にテスターのプローブを当接させる構成が
開発されている。
と比較してその比較結果を専用のリード端子から出力す
るピンスキャン回路を集積回路に内蔵させ、上記専用の
リード端子をプリント基板のプリント配線によってプリ
ント基板上の所定位置に設けたテスト用端子に接続し、
テスト用端子にテスターのプローブを当接させる構成が
開発されている。
(従来の技術)
ピンスキャン回路はリード端子毎に設けられ第7図に示
す如き構成である。同図中、端子10はリード端子に接
続され、端子11に基準電圧が供給され、リード端子電
圧はコンパレータ12により基準電圧と比較される。コ
ンパレータ12の出力は端子15より専用リード端子に
出力される。
す如き構成である。同図中、端子10はリード端子に接
続され、端子11に基準電圧が供給され、リード端子電
圧はコンパレータ12により基準電圧と比較される。コ
ンパレータ12の出力は端子15より専用リード端子に
出力される。
従来の半導体集積装置は第8図に示す如く、リード端子
の近傍に設けられたピンスキャン回路161〜1621
夫々に基準電圧発生回路17で発生したり準電圧を基準
電圧供給8118を介して供給している。
の近傍に設けられたピンスキャン回路161〜1621
夫々に基準電圧発生回路17で発生したり準電圧を基準
電圧供給8118を介して供給している。
従来の構成では基準電圧発生回路17は基11!電圧供
給線18の一端に配置されている。またピンスキャン回
路16〜162oは集積装置の周縁に配置された複数の
リード端子の近傍に設けられているため、集積装置の大
型化に伴なって基準電圧供給線18の長さが大となる。
給線18の一端に配置されている。またピンスキャン回
路16〜162oは集積装置の周縁に配置された複数の
リード端子の近傍に設けられているため、集積装置の大
型化に伴なって基準電圧供給線18の長さが大となる。
ここで、隣接するピンスキャン回路間の距離に対応する
長さの基準電圧供給線18の抵抗値をrとし、ピンスキ
ャン回路の総数を2nとし、各ピンスキャン回路に流れ
る電流をiとすると、基準電圧発生回路17より最も離
間したピンスキャン回路162nに供給される基準電圧
の電圧降下量MDIは次式の如く表わされる。
長さの基準電圧供給線18の抵抗値をrとし、ピンスキ
ャン回路の総数を2nとし、各ピンスキャン回路に流れ
る電流をiとすると、基準電圧発生回路17より最も離
間したピンスキャン回路162nに供給される基準電圧
の電圧降下量MDIは次式の如く表わされる。
V、1−n−(2n+1)−r−i−・・巾このように
、基準電圧供給線18の電圧降下によってピンスキャン
回路16 と162nとでは基準電圧が大きく異なって
しまうという問題があった。
、基準電圧供給線18の電圧降下によってピンスキャン
回路16 と162nとでは基準電圧が大きく異なって
しまうという問題があった。
本発明は上記の点に鑑みなされたもので、全てのピンス
キャン回路に供給される基準電圧の異差を小さくする半
導体集積装置を提供することを目的とする。
キャン回路に供給される基準電圧の異差を小さくする半
導体集積装置を提供することを目的とする。
第1図は本発明装置の原理ブロック図を示す。
同図中、ピンスキャン回路201〜202nは、半導体
チップの複数の外部端子夫々に対応して複数の外部端子
夫々のレベルをU*を圧源21よりの基準レベルと比較
し、比較結果を専用の外部端子から出力する。
チップの複数の外部端子夫々に対応して複数の外部端子
夫々のレベルをU*を圧源21よりの基準レベルと比較
し、比較結果を専用の外部端子から出力する。
基準電圧供給線221.222夫々は、基準電圧源21
より複数方向に延在して該複数のピンスキャン回路20
1〜2021夫々に基準電圧を供給する。
より複数方向に延在して該複数のピンスキャン回路20
1〜2021夫々に基準電圧を供給する。
本発明装置においては、基準電圧源21より基準電圧供
給線22.222が複数方向に延在して夫々nIfJA
で総数2n個のピンスキャン回路201〜2021夫々
に基準電圧を供給している。
給線22.222が複数方向に延在して夫々nIfJA
で総数2n個のピンスキャン回路201〜2021夫々
に基準電圧を供給している。
ここで、隣接するピンスキャン回路間の距離に対応する
基準電圧供給線221,222夫々の抵抗値をrとし、
各ピンスキャン回路に流れる電流をiとすると、基準電
圧供給線221.222夫々基準電圧11j21から最
も離れた端部2218゜22 における電圧降下vD2
は次式の如く表わさa れる。
基準電圧供給線221,222夫々の抵抗値をrとし、
各ピンスキャン回路に流れる電流をiとすると、基準電
圧供給線221.222夫々基準電圧11j21から最
も離れた端部2218゜22 における電圧降下vD2
は次式の如く表わさa れる。
■ = ゴ’ (n+1)or−i−・・■この電
圧降下量V。2は従来の電圧降下ωVDIに比して(n
+’l )/ (2n+1 )・2となり、各ピンスキ
ャン回路201〜2021夫々に供給される基準電圧の
周差を小さくできる。
圧降下量V。2は従来の電圧降下ωVDIに比して(n
+’l )/ (2n+1 )・2となり、各ピンスキ
ャン回路201〜2021夫々に供給される基準電圧の
周差を小さくできる。
第2図は本発明装置の第1実施例の平面図を示す。
同図中、半導体チップ30Aの周縁近傍にはリード端子
が接続される外部端子としての複数のパッド(図示せず
)夫々に隣接してピンスキャン回路(PS)31 〜3
132が略等間隔に配設されている。
が接続される外部端子としての複数のパッド(図示せず
)夫々に隣接してピンスキャン回路(PS)31 〜3
132が略等間隔に配設されている。
また、ピンスキャン回路31 .315間、31 .3
121間夫々の近傍に基準電圧源としての基準電圧発生
回路(PG)32 .322が設置 けられ、この基準電圧発生回路321.322夫々から
は半導体チップ30Aの周縁と平行にピンスキャン回路
3129〜3112.3113〜3128夫々に沿って
基準電圧供給線331と332.及び333と334が
延在している。
121間夫々の近傍に基準電圧源としての基準電圧発生
回路(PG)32 .322が設置 けられ、この基準電圧発生回路321.322夫々から
は半導体チップ30Aの周縁と平行にピンスキャン回路
3129〜3112.3113〜3128夫々に沿って
基準電圧供給線331と332.及び333と334が
延在している。
ピンスキャン回路3129〜314.315〜3112
夫々は枝配線34によって基準電圧供給線33 33
2夫々に接続され、同様にビンスキ1 ・ ヤン回路313〜312゜、3121〜3128夫々は
枝配線34によって基準電圧供給11333゜334夫
々に接続されている。
夫々は枝配線34によって基準電圧供給線33 33
2夫々に接続され、同様にビンスキ1 ・ ヤン回路313〜312゜、3121〜3128夫々は
枝配線34によって基準電圧供給11333゜334夫
々に接続されている。
このため、基準電圧発生回路321夫々の出力する基準
電圧は基準電圧供給線331..33□夫々でピンスキ
ャン回路31 .3112側夫々の両方向に分配され、
ピンスキャン回路3129゜3112夫々における基準
電圧の電圧降下量が小さくて済む。これは基準電圧発生
回路32□で発生された基準電圧についても同様でピン
スキャン回路3113,3128夫々における基準電圧
の電圧降下量が小さくて済む。
電圧は基準電圧供給線331..33□夫々でピンスキ
ャン回路31 .3112側夫々の両方向に分配され、
ピンスキャン回路3129゜3112夫々における基準
電圧の電圧降下量が小さくて済む。これは基準電圧発生
回路32□で発生された基準電圧についても同様でピン
スキャン回路3113,3128夫々における基準電圧
の電圧降下量が小さくて済む。
ここで、半導体チップ30Aにおける信号のHレベルが
−0,9V、Lレベルが−1,75Vであるとき、基準
電圧は−1,32Vとされ、ピンスキャン回路31 .
31 31 .3128夫々に供給される基準電圧は
−1,32Vから数10−Vの周差範囲内とされている
。
−0,9V、Lレベルが−1,75Vであるとき、基準
電圧は−1,32Vとされ、ピンスキャン回路31 .
31 31 .3128夫々に供給される基準電圧は
−1,32Vから数10−Vの周差範囲内とされている
。
第3図は本発明装置の第1実施例の変形例の平面図を示
す。
す。
同図中、ピンスキャン回路3125〜318゜319〜
3124夫々は技装置1134によって基準電圧供給線
351〜354夫々に接続されている。
3124夫々は技装置1134によって基準電圧供給線
351〜354夫々に接続されている。
基準電圧発生装置321,322夫々は半導体チップ3
0Bの互いに対向する角部に配置され、枝配線34によ
って基準電圧供給線351と352゜353と354夫
々に基準電圧を供給している。
0Bの互いに対向する角部に配置され、枝配線34によ
って基準電圧供給線351と352゜353と354夫
々に基準電圧を供給している。
この変形例においても第1実施例と同様に基準電圧供給
線35〜354夫々の端部に接続されま たピンスキャン回路31 .31 .319゜3124
夫々における基準電圧の電圧降下量が小さくて済む。
線35〜354夫々の端部に接続されま たピンスキャン回路31 .31 .319゜3124
夫々における基準電圧の電圧降下量が小さくて済む。
第4図は本発明の第2実施例の平面図を示す。
同図中、半導体チップ30cの各辺の中央部に基準電圧
発生回路32〜324が配設されていす る。これらは半導体チップ30cの各辺に平行に延在す
る基準電圧供給線371〜378夫々を介してピンスキ
ャン回路311〜318.319〜31.6,311.
〜3124.3125〜3132夫々に基準電圧を供給
している。
発生回路32〜324が配設されていす る。これらは半導体チップ30cの各辺に平行に延在す
る基準電圧供給線371〜378夫々を介してピンスキ
ャン回路311〜318.319〜31.6,311.
〜3124.3125〜3132夫々に基準電圧を供給
している。
この実施例では基準電圧発生回路321〜324夫々か
ら基準電圧供給線371〜378夫々の端部までの距離
が第1実施例の略1/2であり、上記端部のピンスキャ
ン回路31 .318゜319.3116,3117,
3124,3125゜3132夫々における基準電圧の
電圧降下量が第1実施例よりも更に小さくて済む。
ら基準電圧供給線371〜378夫々の端部までの距離
が第1実施例の略1/2であり、上記端部のピンスキャ
ン回路31 .318゜319.3116,3117,
3124,3125゜3132夫々における基準電圧の
電圧降下量が第1実施例よりも更に小さくて済む。
第5図は本発明装置の第2実施例の変形例の平面図を示
す。
す。
同図中、ピンスキャン回路312.〜314゜315〜
3112.3113〜312o、3121〜3128夫
々は枝配線34によって基準電圧供給線381〜388
夫々に接続されている。基準電圧発生回路321〜32
4夫々は半導体チップ30004つの角部に配置され、
枝配線34によって基準電圧供給線381〜388夫々
に基準電圧を供給している。
3112.3113〜312o、3121〜3128夫
々は枝配線34によって基準電圧供給線381〜388
夫々に接続されている。基準電圧発生回路321〜32
4夫々は半導体チップ30004つの角部に配置され、
枝配線34によって基準電圧供給線381〜388夫々
に基準電圧を供給している。
この変形例においても第2実施例と同様に基準電圧供給
線381〜388夫々の端部に接続されたピンスキャン
回路3120.314.31.。
線381〜388夫々の端部に接続されたピンスキャン
回路3120.314.31.。
3112.3113,312o、3121,3128夫
々における基準電圧の電圧降下量が第1実施例より更に
小さくて済む。
々における基準電圧の電圧降下量が第1実施例より更に
小さくて済む。
第6図は本発明装置の第3実施例の平面図を示す。同図
中、半導体チップ30Eはフリップチップ方式のもので
全面にリード端子が接続される外部端子としての複数の
バンプが設けられ、このバンプに隣接してピンスキャン
回路311〜3132が設けられている。ピンスキャン
回路311〜3116.3117〜3132夫々の略中
央位置には基準電圧発生回路391.392夫々が設け
られ、ここから図中上下両方向に基準電圧供給線401
と402.403と404夫々が延在している。
中、半導体チップ30Eはフリップチップ方式のもので
全面にリード端子が接続される外部端子としての複数の
バンプが設けられ、このバンプに隣接してピンスキャン
回路311〜3132が設けられている。ピンスキャン
回路311〜3116.3117〜3132夫々の略中
央位置には基準電圧発生回路391.392夫々が設け
られ、ここから図中上下両方向に基準電圧供給線401
と402.403と404夫々が延在している。
ピンスキャン回路311〜314及び319〜3112
.315〜318及び3113〜3116゜3111〜
312o及び3125〜3128.3121〜3124
及び3129〜3132夫々は基準電圧供給線40、〜
404に直交する方向に延在する枝配線41によって基
準電圧供給線40.〜4o4夫々に接続されている。
.315〜318及び3113〜3116゜3111〜
312o及び3125〜3128.3121〜3124
及び3129〜3132夫々は基準電圧供給線40、〜
404に直交する方向に延在する枝配線41によって基
準電圧供給線40.〜4o4夫々に接続されている。
この実施例においても、基準電圧発生回路391.39
2夫々から上下両方向に延在する基準電圧供給線40.
.402,403.404夫々の端部に接続されたピン
スキャン回路311゜319.318,3116,31
17,3125゜3124.3132夫々における基準
電圧の電圧降下量が小さ(て済む。
2夫々から上下両方向に延在する基準電圧供給線40.
.402,403.404夫々の端部に接続されたピン
スキャン回路311゜319.318,3116,31
17,3125゜3124.3132夫々における基準
電圧の電圧降下量が小さ(て済む。
なお、基準電圧源21としては基準電圧発生回路321
〜324,391.39.の他に外部がら基準電圧を供
給する基準電圧外部供給端子であっても良く、上記実施
例に限定されない。
〜324,391.39.の他に外部がら基準電圧を供
給する基準電圧外部供給端子であっても良く、上記実施
例に限定されない。
上述の如く、本発明装置によれば基準電圧供給線端部に
あるピンスキャン回路に供給される基準電圧の電圧降下
量が小さくて済み、全てのピンスキャン回路に供給され
る基準電圧の周差を小さくでき、実用上きわめて有用で
ある。
あるピンスキャン回路に供給される基準電圧の電圧降下
量が小さくて済み、全てのピンスキャン回路に供給され
る基準電圧の周差を小さくでき、実用上きわめて有用で
ある。
【図面の簡単な説明】
第1図は本発明装置の原理図、
第2図乃至第6図は本発明装置の各実施例の平面図、
第7図はピンスキャン回路の回路構成図、第8図は従来
装置の一例のブロック図である。 図において、 20、〜202o、311〜3128はピンスキャン回
路、 21は基準電圧源、 22 22 33 〜33 351〜1′ 2
° 1 4・ 354.37.〜378,381〜388゜401〜4
04は基準電圧供給線、 321.322.393.392は基準電圧発生回路 を示す。 特許出願人 富 士 通 株式会社 ′)1、 同 弁理士 片 山 修 平 、゛、′くノ 第1図 第7図 虞庫褒5!のブ亡−v2蘭 113図 キリヒ畔11腎の箒2大えら僻1のキ恒■れ第4図
装置の一例のブロック図である。 図において、 20、〜202o、311〜3128はピンスキャン回
路、 21は基準電圧源、 22 22 33 〜33 351〜1′ 2
° 1 4・ 354.37.〜378,381〜388゜401〜4
04は基準電圧供給線、 321.322.393.392は基準電圧発生回路 を示す。 特許出願人 富 士 通 株式会社 ′)1、 同 弁理士 片 山 修 平 、゛、′くノ 第1図 第7図 虞庫褒5!のブ亡−v2蘭 113図 キリヒ畔11腎の箒2大えら僻1のキ恒■れ第4図
Claims (1)
- 【特許請求の範囲】 半導体チップの複数の外部端子夫々に対応して該複数
の外部端子夫々のレベルを基準電圧源(21)よりの基
準レベルと比較し、比較結果を専用の外部端子から出力
する複数のピンスキャン回路(20_1〜20_2_n
)を内蔵する半導体集積装置において、 該基準電圧源(21)より複数方向に延在して該複数の
ピンスキャン回路(20_1〜20_2_n)夫々に基
準電圧を供給する基準電圧供給線(22_1、22_2
)を有することを特徴とする半導体集積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146967A JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63146967A JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01316970A true JPH01316970A (ja) | 1989-12-21 |
JP2809278B2 JP2809278B2 (ja) | 1998-10-08 |
Family
ID=15419629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63146967A Expired - Fee Related JP2809278B2 (ja) | 1988-06-16 | 1988-06-16 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2809278B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03253060A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | 半導体集積回路 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101281A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Logic circuit |
JPS5651354U (ja) * | 1979-09-26 | 1981-05-07 | ||
JPS594153A (ja) * | 1982-06-30 | 1984-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62260355A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-06-16 JP JP63146967A patent/JP2809278B2/ja not_active Expired - Fee Related
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JPS5651354U (ja) * | 1979-09-26 | 1981-05-07 | ||
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