JPH0131225B2 - - Google Patents
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- Publication number
- JPH0131225B2 JPH0131225B2 JP831584A JP831584A JPH0131225B2 JP H0131225 B2 JPH0131225 B2 JP H0131225B2 JP 831584 A JP831584 A JP 831584A JP 831584 A JP831584 A JP 831584A JP H0131225 B2 JPH0131225 B2 JP H0131225B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- control unit
- bus
- adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- COCLLEMEIJQBAG-UHFFFAOYSA-N 8-methylnonyl 2-methylprop-2-enoate Chemical compound CC(C)CCCCCCCOC(=O)C(C)=C COCLLEMEIJQBAG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばメモリとメモリ制御部との間
のデータ・バス幅が２バイト、内部バスのデー
タ・バス幅が１バイトであるようなシステムにお
いて、１回のDMA（直接メモリ・アクセス）サ
イクル中にメモリ制御部とアダプタとの間で１バ
イトのデータ転送を２回行うようにしたものであ
る。
のデータ・バス幅が２バイト、内部バスのデー
タ・バス幅が１バイトであるようなシステムにお
いて、１回のDMA（直接メモリ・アクセス）サ
イクル中にメモリ制御部とアダプタとの間で１バ
イトのデータ転送を２回行うようにしたものであ
る。
メモリとメモリ制御部との間のデータ・バス幅
が２バイトであり、内部バスのデータ・バス幅が
１バイトであるシステムにおいては、従来は１回
のDMAサイクル中にメモリ制御部とアダプタと
の間で１バイトのデータ転送が行われていた。デ
ータをメモリに書込む場合、メモリ制御部は、ア
ダプタから送られて来た１バイト・データと、メ
モリから読出した１バイト・データとをマージし
て２バイトのデータを作成していた。このような
従来方式は、メモリとアダプタ間のデータ転送を
効率よく行い得ないばかりでなく、メモリ制御部
の負担が増加するという欠点があつた。
が２バイトであり、内部バスのデータ・バス幅が
１バイトであるシステムにおいては、従来は１回
のDMAサイクル中にメモリ制御部とアダプタと
の間で１バイトのデータ転送が行われていた。デ
ータをメモリに書込む場合、メモリ制御部は、ア
ダプタから送られて来た１バイト・データと、メ
モリから読出した１バイト・データとをマージし
て２バイトのデータを作成していた。このような
従来方式は、メモリとアダプタ間のデータ転送を
効率よく行い得ないばかりでなく、メモリ制御部
の負担が増加するという欠点があつた。
本発明は、上記の考察に基づくものであつて、
メモリとメモリ制御部との間のデータ・バス幅
が、アダプタとメモリ制御部との間のデータ・バ
ス幅よりｎ倍（ｎは２以上の整数）であるシステ
ムにおいて、メモリとアダプタの間のデータ転送
を効率よく行い得ると共にメモリ制御部の負担を
減少できるようになつた直接メモリ・アクセス制
御方式を提供することを目的としている。
メモリとメモリ制御部との間のデータ・バス幅
が、アダプタとメモリ制御部との間のデータ・バ
ス幅よりｎ倍（ｎは２以上の整数）であるシステ
ムにおいて、メモリとアダプタの間のデータ転送
を効率よく行い得ると共にメモリ制御部の負担を
減少できるようになつた直接メモリ・アクセス制
御方式を提供することを目的としている。
そしてそのため、本発明の直接メモリ・アクセ
ス制御方式は、内部バスと、メモリと、上記内部
バスに接続されたマイクロプロセツサと、上記内
部バスに接続されたアダプタと、上記メモリと内
部バスとの間に設けられたメモリ制御部とを具備
し、且つ上記メモリとメモリ制御部との間のデー
タ・バス幅が上記内部バスのデータ・バス幅のｎ
倍（たゞしｎは２以上の整数）であるシステムで
あつて、１回の直接メモリ・アクセス・サイクル
でｎ回のデータの受け渡しを上記メモリ制御部と
アダプタとの間で行うことを特徴とするものであ
る。
ス制御方式は、内部バスと、メモリと、上記内部
バスに接続されたマイクロプロセツサと、上記内
部バスに接続されたアダプタと、上記メモリと内
部バスとの間に設けられたメモリ制御部とを具備
し、且つ上記メモリとメモリ制御部との間のデー
タ・バス幅が上記内部バスのデータ・バス幅のｎ
倍（たゞしｎは２以上の整数）であるシステムで
あつて、１回の直接メモリ・アクセス・サイクル
でｎ回のデータの受け渡しを上記メモリ制御部と
アダプタとの間で行うことを特徴とするものであ
る。
以下、本発明を図面を参照しつつ説明する。
第１図は本発明が適用されるシステムの１例を
示す図、第２図は本発明の動作を説明するタイム
チヤート、第３図は第１図のメモリ制御部および
アダプタの要部の１実施例のブロツク図である。
示す図、第２図は本発明の動作を説明するタイム
チヤート、第３図は第１図のメモリ制御部および
アダプタの要部の１実施例のブロツク図である。
第１図および第３図において、１はマイクロプ
ロセツサ、２はバス制御部、３はメモリ、４はメ
モリ制御部、５―１と５―２はアダプタ、６はラ
イト・バツフア・レジスタ、７はリード・バツフ
ア・レジスタ、８ないし１０はマルチプレクサ、
１１はライト・データ・レジスタ、１２はリー
ド・データ・レジスタ、１３ないし１５はドライ
バ、１６ないし１８はレシーバをそれぞれ示して
いる。
ロセツサ、２はバス制御部、３はメモリ、４はメ
モリ制御部、５―１と５―２はアダプタ、６はラ
イト・バツフア・レジスタ、７はリード・バツフ
ア・レジスタ、８ないし１０はマルチプレクサ、
１１はライト・データ・レジスタ、１２はリー
ド・データ・レジスタ、１３ないし１５はドライ
バ、１６ないし１８はレシーバをそれぞれ示して
いる。
第１図において、内部バスのデータ・バス幅を
１とすると、メモリ３とメモリ制御部４の間のデ
ータ・バス幅はｎである。マイクロプロセツサ
１、メモリ制御部４およびアダプタ５―１，５―
２は内部バスに接続されている。アダプタ５―
１，５―２の下にはフロツピイ・デイスク装置や
ミニデイスク装置等の入出力装置が接続されてい
る。バス制御部２は、アダプタ５―ｉからDMA
転送要求信号が送られて来ると、DMA要求をマ
イクロプロセツサ１に送り、マイクロプロセツサ
１から許可信号が返つて来ると最も優先順位の高
いDMA要求発行元のアダプタ５―ｉに対して
DMA許可信号を送る。また、バス制御部２は、
アダプタ５―ｉから送られて来たデータ転送方向
信号をメモリ制御部４に送る。
１とすると、メモリ３とメモリ制御部４の間のデ
ータ・バス幅はｎである。マイクロプロセツサ
１、メモリ制御部４およびアダプタ５―１，５―
２は内部バスに接続されている。アダプタ５―
１，５―２の下にはフロツピイ・デイスク装置や
ミニデイスク装置等の入出力装置が接続されてい
る。バス制御部２は、アダプタ５―ｉからDMA
転送要求信号が送られて来ると、DMA要求をマ
イクロプロセツサ１に送り、マイクロプロセツサ
１から許可信号が返つて来ると最も優先順位の高
いDMA要求発行元のアダプタ５―ｉに対して
DMA許可信号を送る。また、バス制御部２は、
アダプタ５―ｉから送られて来たデータ転送方向
信号をメモリ制御部４に送る。
第３図はメモリ制御部およびアダプタの構成を
示すものである。なお、第３図では、メモリ３と
メモリ制御部４の間のデータ・バス幅が２バイ
ト、内部バスのデータ・バス幅が１バイトである
と仮定している。メモリ制御部４は、ライト・バ
ツフア・レジスタ６、リード・バツフア・レジス
タ７、マルチプレクサ８、ドライバ１３及びレシ
ーバ１８などを有している。アダプタ５―１は、
マルチプレクサ９と１０、ライト・データ・レジ
スタ１１、リード・データ・レジスタ１２、ドラ
イバ１４と１５及びレシーバ１６と１７などを有
している。
示すものである。なお、第３図では、メモリ３と
メモリ制御部４の間のデータ・バス幅が２バイ
ト、内部バスのデータ・バス幅が１バイトである
と仮定している。メモリ制御部４は、ライト・バ
ツフア・レジスタ６、リード・バツフア・レジス
タ７、マルチプレクサ８、ドライバ１３及びレシ
ーバ１８などを有している。アダプタ５―１は、
マルチプレクサ９と１０、ライト・データ・レジ
スタ１１、リード・データ・レジスタ１２、ドラ
イバ１４と１５及びレシーバ１６と１７などを有
している。
次に第２図を参照して本発明の動作を説明す
る。なお、説明を簡単にするため内部バスのデー
タ・バス幅は１バイト、メモリ３とメモリ制御部
４の間のバス幅は２バイトと仮定する。アダプタ
５―ｉは入出力装置からのデータをリード・デー
タ・レジスタ１２にセツトしていく。リード・デ
ータ・レジスタ１２がFullになると、アダプタ５
―ｉにDMA転送要求信号をバス制御部２に送出
し、DMA許可信号を待つ。バス制御部２は、
DMA転送要求信号を受取ると、DMA要求をマ
イクロプロセツサ１に送り、許可信号が返つてく
ると、最も優先順位の高い要求発行元アダプタに
対してDMA許可信号を返す。アダプタ５―ｉ
は、DMA許可信号が返つて来ると、ライト信号
をバス制御部２を介してメモリ制御部４に送り、
アドレスを内部バスのアドレス・バスに送出し、
リード・データ・レジスタ１２の先頭バイト（バ
イト＃１）のデータを内部バスのデータ・バスに
送出する。メモリ制御部４は、送られて来たアド
レスをアドレス・レジスタにセツトし、送られて
来たバイト＃１のデータをライト・データ・レジ
スタ６のバイト＃１（先頭バイト）にセツトす
る。アダプタ５―ｉは、次のタイミングでリー
ド・データ・レジスタ１２のバイト＃２のデータ
を内部バスのデータ・バスに送出し、メモリ制御
部４はバイト＃２のデータをライト・バツフア・
レジスタ６のバイト＃２にセツトする。メモリ制
御部４は、ライト・バツフア・レジスタ６に２バ
イトのデータがセツトされると、このデータをア
ドレス・レジスタで指定されたメモリ３の番地に
書込む。これらの動作は、全てIDMAサイクル中
に行われる。
る。なお、説明を簡単にするため内部バスのデー
タ・バス幅は１バイト、メモリ３とメモリ制御部
４の間のバス幅は２バイトと仮定する。アダプタ
５―ｉは入出力装置からのデータをリード・デー
タ・レジスタ１２にセツトしていく。リード・デ
ータ・レジスタ１２がFullになると、アダプタ５
―ｉにDMA転送要求信号をバス制御部２に送出
し、DMA許可信号を待つ。バス制御部２は、
DMA転送要求信号を受取ると、DMA要求をマ
イクロプロセツサ１に送り、許可信号が返つてく
ると、最も優先順位の高い要求発行元アダプタに
対してDMA許可信号を返す。アダプタ５―ｉ
は、DMA許可信号が返つて来ると、ライト信号
をバス制御部２を介してメモリ制御部４に送り、
アドレスを内部バスのアドレス・バスに送出し、
リード・データ・レジスタ１２の先頭バイト（バ
イト＃１）のデータを内部バスのデータ・バスに
送出する。メモリ制御部４は、送られて来たアド
レスをアドレス・レジスタにセツトし、送られて
来たバイト＃１のデータをライト・データ・レジ
スタ６のバイト＃１（先頭バイト）にセツトす
る。アダプタ５―ｉは、次のタイミングでリー
ド・データ・レジスタ１２のバイト＃２のデータ
を内部バスのデータ・バスに送出し、メモリ制御
部４はバイト＃２のデータをライト・バツフア・
レジスタ６のバイト＃２にセツトする。メモリ制
御部４は、ライト・バツフア・レジスタ６に２バ
イトのデータがセツトされると、このデータをア
ドレス・レジスタで指定されたメモリ３の番地に
書込む。これらの動作は、全てIDMAサイクル中
に行われる。
次にメモリ・リードについて説明する。入出力
装置からのデータ転送要求信号があると、アダプ
タ５―ｉはDMA転送要求信号をバス制御部２に
送る。バス制御部２からDMA許可信号が返つて
来ると、リード信号をバス制御部２を介してメモ
リ制御部４に送り、これと同時にアドレスを内部
バスのアドレス・バスに送出する。メモリ制御部
４は、送られて来たアドレスをアドレス・レジス
タにセツトし、アドレス・レジスタで指定される
メモリ３の番地の２バイト・データを読出し、こ
れをリード・バツフア・レジスタ７にセツトし、
この２バイト・データを所定のタイミングで１バ
イトずつ内部バスのデータ・バスに送出する。ア
ダプタ５―ｉは、内部バスのデータ・バス上のデ
ータを所定のタイミングでライト・データ・レジ
スタ１１にセツトし、そのデータを入出力装置に
送る。これらの動作は、全て1DMAサイクル中
に行われる。
装置からのデータ転送要求信号があると、アダプ
タ５―ｉはDMA転送要求信号をバス制御部２に
送る。バス制御部２からDMA許可信号が返つて
来ると、リード信号をバス制御部２を介してメモ
リ制御部４に送り、これと同時にアドレスを内部
バスのアドレス・バスに送出する。メモリ制御部
４は、送られて来たアドレスをアドレス・レジス
タにセツトし、アドレス・レジスタで指定される
メモリ３の番地の２バイト・データを読出し、こ
れをリード・バツフア・レジスタ７にセツトし、
この２バイト・データを所定のタイミングで１バ
イトずつ内部バスのデータ・バスに送出する。ア
ダプタ５―ｉは、内部バスのデータ・バス上のデ
ータを所定のタイミングでライト・データ・レジ
スタ１１にセツトし、そのデータを入出力装置に
送る。これらの動作は、全て1DMAサイクル中
に行われる。
以上の説明から明らかなように、本発明によれ
ば、メモリとアダプタ間のデータ転送を効率よく
行い得るばかりでなく、従来方式のようにマージ
処理を行う必要がないのでメモリ制御部の負担を
小さくすることが出来る。
ば、メモリとアダプタ間のデータ転送を効率よく
行い得るばかりでなく、従来方式のようにマージ
処理を行う必要がないのでメモリ制御部の負担を
小さくすることが出来る。
第１図は本発明が適用されるシステムの１例を
示す図、第２図は本発明の動作を説明する図、第
３図は第１図のメモリ制御部およびアダプタの要
部の１実施例のブロツク図である。 １…マイクロプロセツサ、２…バス制御部、３
…メモリ、４…メモリ制御部、５―１と５―２…
アダプタ、６…ライト・バツフア・レジスタ、７
…リード・バツフア・レジスタ、８ないし１０…
マルチプレクサ、１１…ライト・データ・レジス
タ、１２…リード・データ・レジスタ、１３ない
し１５…ドライバ、１６ないし１８…レシーバ。
示す図、第２図は本発明の動作を説明する図、第
３図は第１図のメモリ制御部およびアダプタの要
部の１実施例のブロツク図である。 １…マイクロプロセツサ、２…バス制御部、３
…メモリ、４…メモリ制御部、５―１と５―２…
アダプタ、６…ライト・バツフア・レジスタ、７
…リード・バツフア・レジスタ、８ないし１０…
マルチプレクサ、１１…ライト・データ・レジス
タ、１２…リード・データ・レジスタ、１３ない
し１５…ドライバ、１６ないし１８…レシーバ。
Claims (1)
- １ 内部バスと、メモリと、上記内部バスに接続
されたマイクロプロセツサと、上記内部バスに接
続されたアダプタと、上記メモリと内部バスとの
間に設けられたメモリ制御部とを具備し、且つ上
記メモリとメモリ制御部との間のデータ・バス幅
が上記内部バスのデータ・バス幅のｎ倍（ただし
ｎは２以上の整数）であるシステムであつて、１
回の直接メモリ・アクセス・サイクルでｎ回のデ
ータの受け渡しを上記メモリ制御部とアダプタと
の間で行うことを特徴とする直接メモリ・アクセ
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160459A JPS60160459A (ja) | 1985-08-22 |
| JPH0131225B2 true JPH0131225B2 (ja) | 1989-06-23 |
Family
ID=11689718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP831584A Granted JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160459A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120242A (ja) * | 1986-11-07 | 1988-05-24 | Nec Corp | 粘性測定装置 |
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
| US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-01-20 JP JP831584A patent/JPS60160459A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160459A (ja) | 1985-08-22 |
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