JPH0131225B2 - - Google Patents
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- Publication number
- JPH0131225B2 JPH0131225B2 JP831584A JP831584A JPH0131225B2 JP H0131225 B2 JPH0131225 B2 JP H0131225B2 JP 831584 A JP831584 A JP 831584A JP 831584 A JP831584 A JP 831584A JP H0131225 B2 JPH0131225 B2 JP H0131225B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- control unit
- bus
- adapter
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- COCLLEMEIJQBAG-UHFFFAOYSA-N 8-methylnonyl 2-methylprop-2-enoate Chemical compound CC(C)CCCCCCCOC(=O)C(C)=C COCLLEMEIJQBAG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えばメモリとメモリ制御部との間
のデータ・バス幅が2バイト、内部バスのデー
タ・バス幅が1バイトであるようなシステムにお
いて、1回のDMA(直接メモリ・アクセス)サ
イクル中にメモリ制御部とアダプタとの間で1バ
イトのデータ転送を2回行うようにしたものであ
る。
のデータ・バス幅が2バイト、内部バスのデー
タ・バス幅が1バイトであるようなシステムにお
いて、1回のDMA(直接メモリ・アクセス)サ
イクル中にメモリ制御部とアダプタとの間で1バ
イトのデータ転送を2回行うようにしたものであ
る。
メモリとメモリ制御部との間のデータ・バス幅
が2バイトであり、内部バスのデータ・バス幅が
1バイトであるシステムにおいては、従来は1回
のDMAサイクル中にメモリ制御部とアダプタと
の間で1バイトのデータ転送が行われていた。デ
ータをメモリに書込む場合、メモリ制御部は、ア
ダプタから送られて来た1バイト・データと、メ
モリから読出した1バイト・データとをマージし
て2バイトのデータを作成していた。このような
従来方式は、メモリとアダプタ間のデータ転送を
効率よく行い得ないばかりでなく、メモリ制御部
の負担が増加するという欠点があつた。
が2バイトであり、内部バスのデータ・バス幅が
1バイトであるシステムにおいては、従来は1回
のDMAサイクル中にメモリ制御部とアダプタと
の間で1バイトのデータ転送が行われていた。デ
ータをメモリに書込む場合、メモリ制御部は、ア
ダプタから送られて来た1バイト・データと、メ
モリから読出した1バイト・データとをマージし
て2バイトのデータを作成していた。このような
従来方式は、メモリとアダプタ間のデータ転送を
効率よく行い得ないばかりでなく、メモリ制御部
の負担が増加するという欠点があつた。
本発明は、上記の考察に基づくものであつて、
メモリとメモリ制御部との間のデータ・バス幅
が、アダプタとメモリ制御部との間のデータ・バ
ス幅よりn倍(nは2以上の整数)であるシステ
ムにおいて、メモリとアダプタの間のデータ転送
を効率よく行い得ると共にメモリ制御部の負担を
減少できるようになつた直接メモリ・アクセス制
御方式を提供することを目的としている。
メモリとメモリ制御部との間のデータ・バス幅
が、アダプタとメモリ制御部との間のデータ・バ
ス幅よりn倍(nは2以上の整数)であるシステ
ムにおいて、メモリとアダプタの間のデータ転送
を効率よく行い得ると共にメモリ制御部の負担を
減少できるようになつた直接メモリ・アクセス制
御方式を提供することを目的としている。
そしてそのため、本発明の直接メモリ・アクセ
ス制御方式は、内部バスと、メモリと、上記内部
バスに接続されたマイクロプロセツサと、上記内
部バスに接続されたアダプタと、上記メモリと内
部バスとの間に設けられたメモリ制御部とを具備
し、且つ上記メモリとメモリ制御部との間のデー
タ・バス幅が上記内部バスのデータ・バス幅のn
倍(たゞしnは2以上の整数)であるシステムで
あつて、1回の直接メモリ・アクセス・サイクル
でn回のデータの受け渡しを上記メモリ制御部と
アダプタとの間で行うことを特徴とするものであ
る。
ス制御方式は、内部バスと、メモリと、上記内部
バスに接続されたマイクロプロセツサと、上記内
部バスに接続されたアダプタと、上記メモリと内
部バスとの間に設けられたメモリ制御部とを具備
し、且つ上記メモリとメモリ制御部との間のデー
タ・バス幅が上記内部バスのデータ・バス幅のn
倍(たゞしnは2以上の整数)であるシステムで
あつて、1回の直接メモリ・アクセス・サイクル
でn回のデータの受け渡しを上記メモリ制御部と
アダプタとの間で行うことを特徴とするものであ
る。
以下、本発明を図面を参照しつつ説明する。
第1図は本発明が適用されるシステムの1例を
示す図、第2図は本発明の動作を説明するタイム
チヤート、第3図は第1図のメモリ制御部および
アダプタの要部の1実施例のブロツク図である。
示す図、第2図は本発明の動作を説明するタイム
チヤート、第3図は第1図のメモリ制御部および
アダプタの要部の1実施例のブロツク図である。
第1図および第3図において、1はマイクロプ
ロセツサ、2はバス制御部、3はメモリ、4はメ
モリ制御部、5―1と5―2はアダプタ、6はラ
イト・バツフア・レジスタ、7はリード・バツフ
ア・レジスタ、8ないし10はマルチプレクサ、
11はライト・データ・レジスタ、12はリー
ド・データ・レジスタ、13ないし15はドライ
バ、16ないし18はレシーバをそれぞれ示して
いる。
ロセツサ、2はバス制御部、3はメモリ、4はメ
モリ制御部、5―1と5―2はアダプタ、6はラ
イト・バツフア・レジスタ、7はリード・バツフ
ア・レジスタ、8ないし10はマルチプレクサ、
11はライト・データ・レジスタ、12はリー
ド・データ・レジスタ、13ないし15はドライ
バ、16ないし18はレシーバをそれぞれ示して
いる。
第1図において、内部バスのデータ・バス幅を
1とすると、メモリ3とメモリ制御部4の間のデ
ータ・バス幅はnである。マイクロプロセツサ
1、メモリ制御部4およびアダプタ5―1,5―
2は内部バスに接続されている。アダプタ5―
1,5―2の下にはフロツピイ・デイスク装置や
ミニデイスク装置等の入出力装置が接続されてい
る。バス制御部2は、アダプタ5―iからDMA
転送要求信号が送られて来ると、DMA要求をマ
イクロプロセツサ1に送り、マイクロプロセツサ
1から許可信号が返つて来ると最も優先順位の高
いDMA要求発行元のアダプタ5―iに対して
DMA許可信号を送る。また、バス制御部2は、
アダプタ5―iから送られて来たデータ転送方向
信号をメモリ制御部4に送る。
1とすると、メモリ3とメモリ制御部4の間のデ
ータ・バス幅はnである。マイクロプロセツサ
1、メモリ制御部4およびアダプタ5―1,5―
2は内部バスに接続されている。アダプタ5―
1,5―2の下にはフロツピイ・デイスク装置や
ミニデイスク装置等の入出力装置が接続されてい
る。バス制御部2は、アダプタ5―iからDMA
転送要求信号が送られて来ると、DMA要求をマ
イクロプロセツサ1に送り、マイクロプロセツサ
1から許可信号が返つて来ると最も優先順位の高
いDMA要求発行元のアダプタ5―iに対して
DMA許可信号を送る。また、バス制御部2は、
アダプタ5―iから送られて来たデータ転送方向
信号をメモリ制御部4に送る。
第3図はメモリ制御部およびアダプタの構成を
示すものである。なお、第3図では、メモリ3と
メモリ制御部4の間のデータ・バス幅が2バイ
ト、内部バスのデータ・バス幅が1バイトである
と仮定している。メモリ制御部4は、ライト・バ
ツフア・レジスタ6、リード・バツフア・レジス
タ7、マルチプレクサ8、ドライバ13及びレシ
ーバ18などを有している。アダプタ5―1は、
マルチプレクサ9と10、ライト・データ・レジ
スタ11、リード・データ・レジスタ12、ドラ
イバ14と15及びレシーバ16と17などを有
している。
示すものである。なお、第3図では、メモリ3と
メモリ制御部4の間のデータ・バス幅が2バイ
ト、内部バスのデータ・バス幅が1バイトである
と仮定している。メモリ制御部4は、ライト・バ
ツフア・レジスタ6、リード・バツフア・レジス
タ7、マルチプレクサ8、ドライバ13及びレシ
ーバ18などを有している。アダプタ5―1は、
マルチプレクサ9と10、ライト・データ・レジ
スタ11、リード・データ・レジスタ12、ドラ
イバ14と15及びレシーバ16と17などを有
している。
次に第2図を参照して本発明の動作を説明す
る。なお、説明を簡単にするため内部バスのデー
タ・バス幅は1バイト、メモリ3とメモリ制御部
4の間のバス幅は2バイトと仮定する。アダプタ
5―iは入出力装置からのデータをリード・デー
タ・レジスタ12にセツトしていく。リード・デ
ータ・レジスタ12がFullになると、アダプタ5
―iにDMA転送要求信号をバス制御部2に送出
し、DMA許可信号を待つ。バス制御部2は、
DMA転送要求信号を受取ると、DMA要求をマ
イクロプロセツサ1に送り、許可信号が返つてく
ると、最も優先順位の高い要求発行元アダプタに
対してDMA許可信号を返す。アダプタ5―i
は、DMA許可信号が返つて来ると、ライト信号
をバス制御部2を介してメモリ制御部4に送り、
アドレスを内部バスのアドレス・バスに送出し、
リード・データ・レジスタ12の先頭バイト(バ
イト#1)のデータを内部バスのデータ・バスに
送出する。メモリ制御部4は、送られて来たアド
レスをアドレス・レジスタにセツトし、送られて
来たバイト#1のデータをライト・データ・レジ
スタ6のバイト#1(先頭バイト)にセツトす
る。アダプタ5―iは、次のタイミングでリー
ド・データ・レジスタ12のバイト#2のデータ
を内部バスのデータ・バスに送出し、メモリ制御
部4はバイト#2のデータをライト・バツフア・
レジスタ6のバイト#2にセツトする。メモリ制
御部4は、ライト・バツフア・レジスタ6に2バ
イトのデータがセツトされると、このデータをア
ドレス・レジスタで指定されたメモリ3の番地に
書込む。これらの動作は、全てIDMAサイクル中
に行われる。
る。なお、説明を簡単にするため内部バスのデー
タ・バス幅は1バイト、メモリ3とメモリ制御部
4の間のバス幅は2バイトと仮定する。アダプタ
5―iは入出力装置からのデータをリード・デー
タ・レジスタ12にセツトしていく。リード・デ
ータ・レジスタ12がFullになると、アダプタ5
―iにDMA転送要求信号をバス制御部2に送出
し、DMA許可信号を待つ。バス制御部2は、
DMA転送要求信号を受取ると、DMA要求をマ
イクロプロセツサ1に送り、許可信号が返つてく
ると、最も優先順位の高い要求発行元アダプタに
対してDMA許可信号を返す。アダプタ5―i
は、DMA許可信号が返つて来ると、ライト信号
をバス制御部2を介してメモリ制御部4に送り、
アドレスを内部バスのアドレス・バスに送出し、
リード・データ・レジスタ12の先頭バイト(バ
イト#1)のデータを内部バスのデータ・バスに
送出する。メモリ制御部4は、送られて来たアド
レスをアドレス・レジスタにセツトし、送られて
来たバイト#1のデータをライト・データ・レジ
スタ6のバイト#1(先頭バイト)にセツトす
る。アダプタ5―iは、次のタイミングでリー
ド・データ・レジスタ12のバイト#2のデータ
を内部バスのデータ・バスに送出し、メモリ制御
部4はバイト#2のデータをライト・バツフア・
レジスタ6のバイト#2にセツトする。メモリ制
御部4は、ライト・バツフア・レジスタ6に2バ
イトのデータがセツトされると、このデータをア
ドレス・レジスタで指定されたメモリ3の番地に
書込む。これらの動作は、全てIDMAサイクル中
に行われる。
次にメモリ・リードについて説明する。入出力
装置からのデータ転送要求信号があると、アダプ
タ5―iはDMA転送要求信号をバス制御部2に
送る。バス制御部2からDMA許可信号が返つて
来ると、リード信号をバス制御部2を介してメモ
リ制御部4に送り、これと同時にアドレスを内部
バスのアドレス・バスに送出する。メモリ制御部
4は、送られて来たアドレスをアドレス・レジス
タにセツトし、アドレス・レジスタで指定される
メモリ3の番地の2バイト・データを読出し、こ
れをリード・バツフア・レジスタ7にセツトし、
この2バイト・データを所定のタイミングで1バ
イトずつ内部バスのデータ・バスに送出する。ア
ダプタ5―iは、内部バスのデータ・バス上のデ
ータを所定のタイミングでライト・データ・レジ
スタ11にセツトし、そのデータを入出力装置に
送る。これらの動作は、全て1DMAサイクル中
に行われる。
装置からのデータ転送要求信号があると、アダプ
タ5―iはDMA転送要求信号をバス制御部2に
送る。バス制御部2からDMA許可信号が返つて
来ると、リード信号をバス制御部2を介してメモ
リ制御部4に送り、これと同時にアドレスを内部
バスのアドレス・バスに送出する。メモリ制御部
4は、送られて来たアドレスをアドレス・レジス
タにセツトし、アドレス・レジスタで指定される
メモリ3の番地の2バイト・データを読出し、こ
れをリード・バツフア・レジスタ7にセツトし、
この2バイト・データを所定のタイミングで1バ
イトずつ内部バスのデータ・バスに送出する。ア
ダプタ5―iは、内部バスのデータ・バス上のデ
ータを所定のタイミングでライト・データ・レジ
スタ11にセツトし、そのデータを入出力装置に
送る。これらの動作は、全て1DMAサイクル中
に行われる。
以上の説明から明らかなように、本発明によれ
ば、メモリとアダプタ間のデータ転送を効率よく
行い得るばかりでなく、従来方式のようにマージ
処理を行う必要がないのでメモリ制御部の負担を
小さくすることが出来る。
ば、メモリとアダプタ間のデータ転送を効率よく
行い得るばかりでなく、従来方式のようにマージ
処理を行う必要がないのでメモリ制御部の負担を
小さくすることが出来る。
第1図は本発明が適用されるシステムの1例を
示す図、第2図は本発明の動作を説明する図、第
3図は第1図のメモリ制御部およびアダプタの要
部の1実施例のブロツク図である。 1…マイクロプロセツサ、2…バス制御部、3
…メモリ、4…メモリ制御部、5―1と5―2…
アダプタ、6…ライト・バツフア・レジスタ、7
…リード・バツフア・レジスタ、8ないし10…
マルチプレクサ、11…ライト・データ・レジス
タ、12…リード・データ・レジスタ、13ない
し15…ドライバ、16ないし18…レシーバ。
示す図、第2図は本発明の動作を説明する図、第
3図は第1図のメモリ制御部およびアダプタの要
部の1実施例のブロツク図である。 1…マイクロプロセツサ、2…バス制御部、3
…メモリ、4…メモリ制御部、5―1と5―2…
アダプタ、6…ライト・バツフア・レジスタ、7
…リード・バツフア・レジスタ、8ないし10…
マルチプレクサ、11…ライト・データ・レジス
タ、12…リード・データ・レジスタ、13ない
し15…ドライバ、16ないし18…レシーバ。
Claims (1)
- 1 内部バスと、メモリと、上記内部バスに接続
されたマイクロプロセツサと、上記内部バスに接
続されたアダプタと、上記メモリと内部バスとの
間に設けられたメモリ制御部とを具備し、且つ上
記メモリとメモリ制御部との間のデータ・バス幅
が上記内部バスのデータ・バス幅のn倍(ただし
nは2以上の整数)であるシステムであつて、1
回の直接メモリ・アクセス・サイクルでn回のデ
ータの受け渡しを上記メモリ制御部とアダプタと
の間で行うことを特徴とする直接メモリ・アクセ
ス制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP831584A JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60160459A JPS60160459A (ja) | 1985-08-22 |
JPH0131225B2 true JPH0131225B2 (ja) | 1989-06-23 |
Family
ID=11689718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP831584A Granted JPS60160459A (ja) | 1984-01-20 | 1984-01-20 | 直接メモリ・アクセス制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60160459A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63120242A (ja) * | 1986-11-07 | 1988-05-24 | Nec Corp | 粘性測定装置 |
JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
US7213084B2 (en) | 2003-10-10 | 2007-05-01 | International Business Machines Corporation | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit |
-
1984
- 1984-01-20 JP JP831584A patent/JPS60160459A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60160459A (ja) | 1985-08-22 |
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