JPH01304535A - Division device - Google Patents

Abstract

PURPOSE:To perform the division at a high speed just with addition of some hardware to a conventional division circuit by carrying out the division by means of a non-restoring method after replacing the division with the product obtained between an approximate reciprocal of a divisor and a dividend. CONSTITUTION:A divisor is stored in a dividend register 1 and an approximate reciprocal (r) of the divisor is stored in a multiplier register 2. At the same time, a zero output mode is set at a shift/zero circuit 5. Then the contents of the register 1 are multiplied by the contents (r) of the register 2 via a multiplication circuit 3. The result of this multiplication is added with the output of the circuit 5 and the result of this addition is stored in a divisor reciprocal value register 8. Then a dividend is stored in the register 1 while the contents of the register 2 and the zero output mode of the circuit 5 are held as they are. Then the contents of both registers 1 and 2 are multiplied with each other by the multiplication circuit 3 and the result of this multiplication is added with the output of the circuit 5 via an addition circuit 4.

Description

【発明の詳細な説明】 皮亙立ヱ 本発明は除算装置に関し、特に除算を除数の近・似逆数
と被除数の積におきかえ引放し法を用いて実行する除算
装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a division device, and more particularly to a division device that performs division by replacing the division with the product of the approximate reciprocal of the divisor and the dividend, using the pull-out method.

従来技術 従来、除算を被除数と除数の近似逆数の積におきかえ、
引放し法を用いて実行し多数桁の部分商を発生していく
ような情報処理装置においては、特開昭５７−０４１３
５７号公報に記載されたｒ除算方式」に示されるように
、以下に示すオペランドの値によらず求めるべき商の精
度に応じ、所定回数の演算ループを実行して商を求めて
いる。Prior Art Conventionally, division is replaced by the product of the approximate reciprocal of the dividend and the divisor,
In an information processing device that uses the pull-out method to generate multi-digit partial quotients, Japanese Patent Laid-Open No. 57-0413
As shown in "R Division Method" described in Publication No. 57, the quotient is determined by executing a predetermined number of calculation loops according to the precision of the quotient to be determined, regardless of the values of the operands shown below.

従来においては、例えば第２図に示すような除算回路が
提案されている。第２図を参照すると、除算回路は被乗
数レジスタ１６１乗数レジスタ１７、乗算回路１８およ
び加算回路２ｏを備えている。ここで除算は以下のよう
にして行われる。但し、演算は絶対値どおしで実行され
、被除数Ｘと除数Ｙの間にＩＸＩ＜ＩＹＩなる関係が成
り立ちかつ除数Ｙが２進正規化されているものとする。Conventionally, a division circuit as shown in FIG. 2, for example, has been proposed. Referring to FIG. 2, the division circuit includes a multiplicand register 161, a multiplier register 17, a multiplier circuit 18, and an adder circuit 2o. Here, division is performed as follows. However, it is assumed that the calculation is performed using absolute values, that the relationship IXI<IYI holds between the dividend X and the divisor Y, and that the divisor Y is binary normalized.

また除数Ｙの近似逆数ｒ　（ｒ＝　（１＋δ）／ＩＹ１
）の精度δが１δｌ＜２−”を満しているものとする。Also, the approximate reciprocal of the divisor Y (r= (1+δ)/IY1
) is assumed to satisfy 1δl<2−”.

なお、除数逆数績−Ｄ・２＋２−−ＩＹＩ・ｒ・２＋２
はあらかじめ求められているものとする。In addition, the divisor reciprocal result −D・2+2−−IYI・r・2+2
shall be required in advance.

（１）被乗数レジスタ１６に被乗数）×１、乗数レジス
タ１７に除数の近似逆数ｒを格納し、シフト／ゼロ回路
１つをゼロ出力のモードとする。(1) Store the multiplicand)×1 in the multiplicand register 16, store the approximate reciprocal of the divisor r in the multiplier register 17, and set one shift/zero circuit to zero output mode.

（２）被乗数レジスタ１６と乗数レジスタ１７の内容を
乗算回路１８において乗算し、加算回路２０でシフト／
ゼロ回路１つの出力（“’Ｏ”　）と加算する。(2) Multiply the contents of the multiplicand register 16 and multiplier register 17 in the multiplier circuit 18, and shift/shift in the adder circuit 20.
Add the output of one zero circuit (“'O”).

（３）加算回路２０の出力全体を中間結果レジスタ２１
に格納し、上位１２ビツトを１回目の部分商として乗数
レジスタ１７に格納する。同時に被乗数レジスタ１６に
除数逆数績−Ｄ・２　＋２を格納し、シフト／ゼロ回路
１つを左１２ビツトシフトモードとする。(3) The entire output of the adder circuit 20 is transferred to the intermediate result register 20.
The upper 12 bits are stored in the multiplier register 17 as the first partial quotient. At the same time, the divisor reciprocal result -D.2 +2 is stored in the multiplicand register 16, and one shift/zero circuit is set to the left 12-bit shift mode.

（４）被乗数レジスタ１６と乗数レジスタ１７の内容を
乗算回路１８において乗算し、加算回路２０でシフト／
ゼロ回路１９の出力（中間結果レジスタ２１の出力を左
１２ビツトシフト）と加算する。(4) Multiply the contents of the multiplicand register 16 and multiplier register 17 in the multiplier circuit 18, and shift/shift in the adder circuit 20.
It is added to the output of the zero circuit 19 (the output of the intermediate result register 21 is shifted to the left by 12 bits).

（５）加算回路２０の出力の符号ビットから乗数レジス
タ１７に格納された部分商を部分商補正回路２２におい
て補正（符号が“１”の場合−１゜“０”の場合にはな
にもしない）し、商レジスタ２３に格納する。同時に加
算回路２０の出力全体を中間結果レジスタ２１に格納し
、上位１２ビツトを次の部分商として乗数レジスタ８に
格納する。(5) The partial quotient stored in the multiplier register 17 is corrected from the sign bit of the output of the adder circuit 20 in the partial quotient correction circuit 22 (-1° if the sign is "1", nothing if the sign is "0") ) and stores it in the quotient register 23. At the same time, the entire output of the adder circuit 20 is stored in the intermediate result register 21, and the upper 12 bits are stored in the multiplier register 8 as the next partial quotient.

（６）上記（４）、（５）を所定回数くり返す。(6) Repeat (4) and (5) above a predetermined number of times.

ただし、商レジスタ２３への部分商の格納は左から順に
行う。However, partial quotients are stored in the quotient register 23 in order from the left.

（７）最終的な商はりザルトセレクタ２５を通して商レ
ジスタ２３の出力を転送することにより行う（商セレク
タ２４は単精度／倍精度の切替に用いる）。(7) Final quotient This is performed by transferring the output of the quotient register 23 through the salt selector 25 (the quotient selector 24 is used for switching between single precision and double precision).

この動作を除算アルゴリズムで表現すると以下のように
なる。まず真の商ｑ。をｑ。−ＩＸ１／ＩＹＩ、（Ｏ≦
ｑ　ａ　＜　１　＞とし、第１の１２ビツトの部分商を
以下のように定義する。This operation can be expressed using a division algorithm as follows. First, the true quotient q. q. −IX1/IYI, (O≦
Let q a < 1 > and define the first 12-bit partial quotient as follows.

Ｑｏ　−２１２＝　［Ｒｏ　−２”＋１／２］。（［Ｘ
〕。はＸを超えない最大のＮ数） Ｒｏ＝＝ｌｘｌ　・ｒ−＝ｑｏ　１Ｙｌｒ＝ｑ。Qo −212= [Ro −2”+1/2].([X
]. is the maximum number of N that does not exceed X) Ro==lxl ・r−=qo 1Ylr=q.

（１＋δ）−ｑ。−Ｄ ここで真の商ｑｏと第１の部分商Ｑ０との差は以下のよ
うになる（証明時）。(1+δ)−q. -D Here, the difference between the true quotient qo and the first partial quotient Q0 is as follows (at the time of proof).

２”−１２＜ｑｏ　　Ｑｏ　＜２−１２次にｑ＋＝２１
２（Ｑｏ　　２゜） ＝２１２（Ｒ，／Ｄ−Ｑ、） −（（ＲＯ−Ｑｏ　Ｄ／Ｄｌ　−２１２第２の部分商Ｑ
、が以下のように求まる。2”-12<qo Qo<2-12 then q+=21
2(Qo 2゜) =212(R,/D-Q,) -((RO-Qo D/Dl -212 second partial quotient Q
, is obtained as follows.

Ｑｌ　・２Ｌ２＝［Ｒ３・２１２モ１／２］。Ql　・2L2=[R3・212mo1/2].

Ｒ＋　＝Ｑ＋　　・Ｄ＝　（Ｒｏ　　Ｑｏ−Ｄ）２１２
以下同様に必要回数、 ｑｌ　・２　＋２”　（Ｑ　＋−＋　　Ｑ　＋−＋　）
Ｒ＋　＝　ｑ　（・Ｄ− （Ｒ＋−＋　　Ｑｌ−＋　　・Ｄ）２１２Ｑ＋　　−２
”−［Ｒ＋　　−２１２＋１／２］Ｑを計算して得られ
る部分商Ｑ。、Ｑ、、・・・、Ｑ４より真の商ｑ。は次
のように求まる。R+ =Q+ ・D= (Ro Qo-D)212
Similarly, the required number of times is ql ・2 +2" (Q +-+ Q +-+)
R+ = q (・D− (R+−+ Ql−+ ・D)212Q+ −2
From the partial quotients Q., Q, . . . , Q4 obtained by calculating ``-[R+-212+1/2]Q, the true quotient q.

ｑｏ＝ΣＱ＋　　・（２−１２＞’　＋ｑａ＋＋　　Ｈ
１シＱ （２−１２）・・１ なお、Ｒ３＋１の値が負の場合、Ｑ、はＱ、＝＜Ｑ、２
”−１）　　・１２−”とする必要がある。qo=ΣQ+ ・(2-12>' +qa++ H
1shiQ (2-12)...1 Note that if the value of R3+1 is negative, Q is Q, = < Q, 2
It is necessary to set it to "-1) ・12-".

しかしながら、上述した従来の除算方式はオペランドの
値によらず求めるべき商の精度に応じ所定回数の演算を
くり返さなければ商が求まらないという欠点がある。However, the above-mentioned conventional division method has a drawback in that the quotient cannot be determined unless the operation is repeated a predetermined number of times, depending on the accuracy of the quotient to be determined, regardless of the values of the operands.

ここで、従来の除算アルゴリズムの特徴について検討す
る。まず上述の真の商Ｑｏと第１回目の近似値Ｒ６＝）
Ｘｌ・ｒ／）Ｂには以下の関係が成立する。Here, the characteristics of the conventional division algorithm will be discussed. First, the above true quotient Qo and the first approximation value R6=)
The following relationship holds true for Xl·r/)B.

Ｒｏ　＝　ｌ　Ｘ　ｌ　・ｒ＝ｑｏ　　（１＋δ）＝ｑ
ｏ　　−ＤＱ　ＯＲＯ−Ｒｏ　／Ｄ　　ＲＯ ＝　（Ｒ，−Ｄ−Ｒ，’）−１／Ｄ −（Ｒ，−（１＋δ）Ｒｏｔ ・１／Ｄ ＝−δ・Ｒ，・１／Ｄ ここで最終的に求めるべき商の精度を３６ビツトとする
と１δＩ＜２−１３より ｑｏ　−Ｒｏ　＝−δ・Ｒｏ・１／Ｄく２″″′Ｒ，＜
Ｄ・２−２４ が成立すれば、ＲＯ＝ｌＸｌ　・ｒを真の商として吸っ
てよい。Ro = l X l ・r=qo (1+δ)=q
o -DQ ORO-Ro /D RO = (R, -D-R,')-1/D -(R,-(1+δ)Rot ・1/D =-δ・R, ・1/D Here is the final Assuming that the precision of the quotient to be obtained is 36 bits, qo −Ro = −δ・Ro・1/D×2″′′R,<
If D.2-24 holds true, then RO=lXl.r can be taken as the true quotient.

またＲｏが上述の条件を満足していなくとも、ｑ＋＝Ｒ
１／Ｄ （１＋　　Ｒ＋＝−δ・Ｒ＋　　・１／ＤよりＲＩ＝　
（Ｒ＋−１Ｑ　＋−＋　　・Ｄ）・２′２＜Ｄ・２−２
４＋＋２１ が成立すれば（ｉ＋１）番目以後の演算ループを実行し
なくとも必要精度の演算結果が得られる。Furthermore, even if Ro does not satisfy the above conditions, q+=R
1/D (1+ R+=-δ・R+ ・From 1/D, RI=
(R+-1Q +-+ ・D)・2'2<D・2-2
If 4++21 holds true, a computation result with the required precision can be obtained without executing the (i+1)th and subsequent computation loops.

ｉ匪五１囮 本発明は上記の除算の性質に着目してなされたものであ
り、従って本発明の目的は、従来の技術の内在する上記
欠点を解消し、除算を高速化することを可能とした新規
な除算装置を提供することにある。The present invention has been made by paying attention to the above-mentioned properties of division, and therefore, an object of the present invention is to solve the above-mentioned disadvantages inherent in the conventional technology and to make it possible to speed up division. The object of the present invention is to provide a new division device with the following characteristics.

発明の構成 本発明の除算装置は除算を被除数と除数の逆数の積にお
きかえ引放し法を用いて多数桁の部分商を発生し行う除
算装置であって、除数ＩＹＩまたは被除数ＩＸＩと除数
の近似逆数ｒとの乗算または除数逆数積−Ｄ・２１２と
部分商Ｑ、との乗算を行う乗算手段（以下乗算器）と、
この乗算器の出力にゼロまたは１つ前の近似商のシフト
結果を加算し、前記除数の逆数の精度に基づいて確定さ
れる定数りまたは部分商Ｑ、−を含む近似商Ｒ１を出力
する加算手段（以下加算回路）と、この加算回路からの
部分商ＱＩ　゛を前記加算回路からの符号ビットに応答
して補正する部分商補正手段（以下部分商補正回路）と
、前記加算回路からの定数りをシフトし演算ループの実
行回数ｉにもとづいた定数Ｄ・２−２３＋＋２１を生成
し格納する除数逆数積生成格納手段（以下除数逆数績セ
レクタ、レジスタおよびシフタ）と、この除数逆数積セ
レクタ。Structure of the Invention The division device of the present invention is a division device that replaces the division with the product of the dividend and the reciprocal of the divisor and generates a multi-digit partial quotient using the pull-out method, and which approximates the divisor IYI or the dividend IXI and the divisor. Multiplying means (hereinafter referred to as a multiplier) that performs multiplication with the reciprocal number r or multiplication of the divisor reciprocal product −D·212 and the partial quotient Q;
Addition that adds zero or the shift result of the previous approximate quotient to the output of this multiplier, and outputs an approximate quotient R1 containing a constant or partial quotient Q, - determined based on the precision of the reciprocal of the divisor. a partial quotient correcting means (hereinafter referred to as a partial quotient correcting circuit) for correcting the partial quotient QI' from the adding circuit in response to a sign bit from the adding circuit; and a constant from the adding circuit. a divisor reciprocal product generation and storage means (hereinafter referred to as a divisor reciprocal product selector, register, and shifter) that generates and stores a constant D.2-23++21 based on the number of executions i of an arithmetic loop;

レジスタおよびシフタからの定数Ｄ・２−２４＋１２１
および前記加算回路の部分商Ｑ１−を比較する比較手段
（以下比較回路）と、この比較回路で定数Ｄ・２−２４
＋＋２１の方が近似商Ｒ１より大きいと判断したときに
は近似商Ｒ３を選択し、定数Ｄ・２−２４＋１２１の方
が近似商Ｒ４より小さいと判断したときには前記部分商
補正回路で補正された部分商Ｑ、を選択し、この選択結
果と演算ループの前回までに求められた部分商Ｑｏ　、
Ｑ、、・・・＋Ｑｌ−１とを連結する商格納手段とを含
むことを特徴としている。Constant D from register and shifter 2-24+121
and a comparison means (hereinafter referred to as a comparison circuit) for comparing the partial quotient Q1- of the addition circuit, and a constant D.2-24 in this comparison circuit.
When it is determined that ++21 is larger than the approximate quotient R1, the approximate quotient R3 is selected, and when it is determined that the constant D.2-24+121 is smaller than the approximate quotient R4, the partial quotient Q corrected by the partial quotient correction circuit is selected. , and use this selection result and the partial quotient Qo obtained up to the previous calculation loop,
Q, . . . +Ql-1.

因」１倒 次に本発明について図面を参照して詳細に説明する。cause 1 fall Next, the present invention will be explained in detail with reference to the drawings.

第１図を参照すると、本発明の一実施例は、被除数ＩＸ
１、除数ＩＹＩおよび除数逆数積−Ｄ・２１２を格納す
る被除数レジスタ１、部分商Ｑ、−および除数の近似逆
数±ｒを格納する乗数レジスタ２、除算を被除数と逆数
の積におきかえ引放し法を用いて多数桁の部分商を発生
するための演算ループを実行し近似商を求めるため乗数
レジスタ２の内容と被除数レジスタ１の内容とを乗算す
る乗算器３、この乗算器３からの乗算結果とシフト／ゼ
ロ回路５からの出力とを加算し上位の所定ビットを次の
部分商とし乗数レジスタ２に送る加算器４、この加算器
４の出力を格納する中間結果レジスタ６、この中間結果
レジスタ６の内容をシフトするかゼロを出力するシフト
／ゼロ回路５、加算器４の出力と除数逆数積シフタ９の
出力とのどちらか一方を選択する除数逆数積セレクタ１
１、このセレクタ１１の選択結果を格納する除数逆数積
レジスタ８、このレジスタ８の出力をシフトする除数逆
数積シフタ９、加算器４の出力の符号ビットに応答して
乗数レジスタ２から与えられる部分商Ｑ−を補正する部
分商補正回路７、除数の逆数の精度と演算ループの実行
回数とから確定される定数および乗算器３から出力され
る部分商Ｑ゛を含んだ近似商を比較するため、除数逆数
積レジスタ８からの内容と中間結果レジスタ６からの内
容とを比較する比較器１０、この比較器１０からの比較
結果で中間結果で中間結果レジスタ６からの内容がレジ
スタ８の内容より小さいと判定されたときには、中間結
果レジスタ６の内容および前回の演算ループまでに商レ
ジスタ】３に格納された内容を選択し、該比較結果で中
間結果レジスタ６からの内容がレジスタ８の内容より大
きいと判定されたときには部分商補正回路７で補正され
た部分商Ｑおよび前回の演算ループまでに商レジスタ１
３に格納された内容を選択する商レジスタ入口セレクタ
１２、このセレクタ１２で選択された結果を格納する商
レジスタ１３、この商レジスタ１３からの出力を単精度
まなな倍精度の切替に応じて選択する商セレクタ１４、
およびこの商セレクタ１４の出力および加算回路４の出
力のどちらか一方を選択するりザルトセレクタ１５を含
む。Referring to FIG. 1, one embodiment of the present invention provides that the dividend IX
1. Dividend register 1 that stores the divisor IYI and the divisor reciprocal product -D・212. Multiplier register 2 that stores the partial quotient Q, - and the approximate reciprocal of the divisor ±r. Replace the division with the product of the dividend and the reciprocal. A multiplier 3 that multiplies the contents of multiplier register 2 by the contents of dividend register 1 to obtain an approximate quotient by executing an arithmetic loop to generate a multi-digit partial quotient using and the output from the shift/zero circuit 5, an adder 4 which adds the upper predetermined bits to the next partial quotient and sends it to the multiplier register 2, an intermediate result register 6 which stores the output of this adder 4, and this intermediate result register. a shift/zero circuit 5 that shifts the contents of 6 or outputs zero; a divisor reciprocal product selector 1 that selects either the output of the adder 4 or the output of the divisor reciprocal product shifter 9;
1. A divisor reciprocal product register 8 that stores the selection result of this selector 11, a divisor reciprocal product shifter 9 that shifts the output of this register 8, and a portion given from the multiplier register 2 in response to the sign bit of the output of the adder 4. A partial quotient correction circuit 7 for correcting the quotient Q-, for comparing an approximate quotient including a constant determined from the precision of the reciprocal of the divisor and the number of executions of the calculation loop and the partial quotient Q' output from the multiplier 3. , a comparator 10 that compares the content from the divisor reciprocal product register 8 and the content from the intermediate result register 6; the comparison result from this comparator 10 is the intermediate result, and the content from the intermediate result register 6 is greater than the content of the register 8. If it is determined that the value is smaller, the contents of the intermediate result register 6 and the contents stored in the quotient register ]3 up to the previous calculation loop are selected, and based on the comparison result, the contents from the intermediate result register 6 are smaller than the contents of register 8. When it is determined that the partial quotient Q is large, the partial quotient Q corrected by the partial quotient correction circuit 7 and the quotient register 1
A quotient register entrance selector 12 selects the contents stored in 3, a quotient register 13 stores the result selected by this selector 12, and an output from this quotient register 13 is selected according to switching between single precision and double precision. quotient selector 14,
and a salt selector 15 for selecting either the output of the quotient selector 14 or the output of the adder circuit 4.

次に本発明の一実施例の動作を詳細に説明する。Next, the operation of one embodiment of the present invention will be explained in detail.

除数逆数績−Ｄ・２”−−ＩＹＩ　・ｒ・２１２は予め
求められているものとする。まず、被乗数レジスタ１に
除数ＩＹＩが格納され、乗数レジスタ２に除数の近似逆
数ｒが格納されシフト／ゼロ回路５にゼロ出力モードが
設定される０次に、被乗数レジスタ１の内容ＩＹＩと乗
数レジスタ２の内容ｒが乗算回路３で乗算された後、乗
算結果Ｄ−１Ｙ１・ｒとシフト／ゼロ回路５の出力（０
）が加算回路４で加算され、加算結果Ｄ＝ｌＹｌ　・ｒ
が除数逆数績セレクタ１１を介して除数逆数値レジスタ
８に格納される。それから乗数レジスタ２の内容（除数
の近似逆数ｒ）およびシフト／ゼロ回ｖ＠５のゼロ出力
モードが保持されたまま、被乗数レジスタ１に被除数Ｉ
ＸＩが格納される。It is assumed that the divisor reciprocal result −D・2”−−IYI・r・212 has been found in advance. First, the divisor IYI is stored in multiplicand register 1, and the approximate reciprocal of the divisor r is stored in multiplicand register 2 and shifted. / Zero output mode is set in zero circuit 5 0 Next, after the content IYI of multiplicand register 1 and the content r of multiplier register 2 are multiplied by multiplier circuit 3, the multiplication result D-1Y1・r and shift/zero Output of circuit 5 (0
) are added in the adder circuit 4, and the addition result D=lYl ・r
is stored in the divisor reciprocal value register 8 via the divisor reciprocal result selector 11. Then, while the contents of multiplier register 2 (approximate reciprocal of the divisor r) and the zero output mode of shift/zero times v@5 are held, the dividend I is stored in multiplicand register 1.
XI is stored.

ここで、被乗数レジスタ１の内容（被除数ＩＸｊ）およ
び乗数レジスタ２の内容（除数の近似逆数ｒ）が乗算回
路３で乗算され、この乗算結果（ＩＸｌ・ｒ）とシフト
／ゼロ回路５の出力（０）とが加算回路４で加算される
。この加算結果全体（Ｒｏ）が中間結果レジスタ６に格
納されそのうちの上位１２ビツトが第１回目の部分商＜
Ｑ、１として乗数レジスタ２に格納される。また、除数
逆数積レジスタ８の内容（Ｄ）が除数逆数績シフタ９に
おいて右に２４ビツトシフト（２−”倍）され、シフト
結果（Ｄ・２−”）が除数逆数積レジスタ１１を通して
除数逆数積レジスタ８に再び格納される。同時に、被乗
数レジスタ１に除数逆数績（−Ｄ・２１２）が格納され
、シフト／ゼロ回路５が左１２ビツトシフトモードに設
定される。Here, the contents of multiplicand register 1 (dividend IXj) and the contents of multiplier register 2 (approximate reciprocal of divisor r) are multiplied by multiplier circuit 3, and this multiplication result (IXl·r) and the output of shift/zero circuit 5 ( 0) are added by the adder circuit 4. The entire addition result (Ro) is stored in the intermediate result register 6, and the upper 12 bits of it are the first partial quotient <
Q,1 is stored in the multiplier register 2. In addition, the contents (D) of the divisor reciprocal product register 8 are shifted to the right by 24 bits (2-" times) in the divisor reciprocal product shifter 9, and the shift result (D 2-") is passed through the divisor reciprocal product register 11 to the divisor reciprocal product. It is stored in register 8 again. At the same time, the divisor reciprocal result (-D.212) is stored in the multiplicand register 1, and the shift/zero circuit 5 is set to the left 12-bit shift mode.

ここで被乗数レジスタ１からの除数逆数績（−Ｄ・２１
２）および乗数レジスタ２からの内容とが乗算回路３で
乗算され、乗算結果およびシフト／ゼロ回路５の出力（
中間結果レジスタ６の出力を左１２ビツトシフトした値
）が加算回路４で加算される。この加算結果（Ｒ，）に
含まれる符号ビットに応答して、乗数レジスタ２からの
部分商（Ｑ、ｉが部分商補正回路７で補正される。Here, the divisor reciprocal result from multiplicand register 1 (-D・21
2) and the contents from multiplier register 2 are multiplied in multiplier circuit 3, and the multiplication result and the output of shift/zero circuit 5 (
A value obtained by shifting the output of the intermediate result register 6 by 12 bits to the left) is added by the adder circuit 4. In response to the sign bit included in this addition result (R,), the partial quotient (Q,i) from the multiplier register 2 is corrected by the partial quotient correction circuit 7.

この時、除数逆数積レジスタ８の内容（Ｄ・２−２４　
）と中間結果レジスタ６の内容（Ｒ，）とが比較器１０
において比較される。比較結果で中間結果レジスタ６の
内容（Ｒ，）が小さいと判定されたとき、中間結果レジ
スタ６の内容（Ｒ，）が除算結果として商レジスタ入力
セレクタ１２を通して商レジスタ１３に格納される。こ
の商レジスタ１３の内容は商セレクタ１４およびリザル
トセレクタ１５を介して外部に転送され、除算が終了す
る。At this time, the contents of the divisor reciprocal product register 8 (D・2-24
) and the contents (R, ) of the intermediate result register 6 are input to the comparator 10.
compared in. When it is determined that the content (R,) of the intermediate result register 6 is smaller as a result of the comparison, the content (R,) of the intermediate result register 6 is stored in the quotient register 13 through the quotient register input selector 12 as the division result. The contents of this quotient register 13 are transferred to the outside via the quotient selector 14 and result selector 15, and the division is completed.

もし、比較器１０における比較結果で中間結果レジスタ
６の内容（Ｒｏ）が大きいと判定されたときには、前記
商補正回路７で補正されｊコ内容が第１回目の部分商（
Ｑｏ　）として商レジスタ入力セレクタ１２を介して商
レジスタ１３に格納される。これと同時に加算回路４の
出力全体（Ｒ４）が中間結果レジスタ６に格納され、上
位１２ビツトが次の部分商（Ｑ、）として乗数レジスタ
２に格納される。また除数逆数積レジスタ８の内容が除
数逆数シフタ９で右に１２ビツトシフトされ、シフト結
果（Ｄ・２−２４＋＋２１　）が除数逆数積レジスタ１
１を介して除数逆数積レジスタ８に格納される。If the comparison result in the comparator 10 determines that the content (Ro) of the intermediate result register 6 is large, the quotient correction circuit 7 corrects the content of the first partial quotient (Ro).
Qo) is stored in the quotient register 13 via the quotient register input selector 12. At the same time, the entire output (R4) of the adder circuit 4 is stored in the intermediate result register 6, and the upper 12 bits are stored in the multiplier register 2 as the next partial quotient (Q,). Also, the contents of the divisor reciprocal product register 8 are shifted to the right by 12 bits by the divisor reciprocal shifter 9, and the shift result (D・2−24++21) is transferred to the divisor reciprocal product register 1.
1 and stored in the divisor reciprocal product register 8.

ここで、被乗数レジスタ１の内容（−Ｄ・２１２）と乗
数レジスタ２の内容（Ｑ、ｌとが乗算回路２において乗
算され、乗算結果（−Ｄ　−Ｑｌ　　−・２１２）とシ
フト／ゼロ回路５の出力（Ｒ，・２１２）とが加算回路
４で加算される。加算結果（Ｒ、＋。Here, the contents of multiplicand register 1 (-D・212) and the contents of multiplier register 2 (Q, l) are multiplied in multiplier circuit 2, and the multiplication result (−D −Ql −・212) and shift/zero circuit 5 The output (R, 212) is added by the adder circuit 4.The addition result (R, +.

−Ｒ，・２１２−Ｄ−Ｑ、　　−・２１２）の符号ピッ
１へに応答して、部分商補正回路７は乗数レジスタ２か
らの部分商（Ｑ、ｌを補正する。この時、除数逆数レジ
スタ８の内容（Ｄ・２−２４４１２１　）と中間結果レ
ジスタ６の内容（Ｒ３）とが比較器１゜において比較さ
れる。-R, .212-D-Q, -.212), the partial quotient correction circuit 7 corrects the partial quotient (Q, l) from the multiplier register 2. At this time, the divisor reciprocal The contents of register 8 (D.2-244121) and the contents of intermediate result register 6 (R3) are compared in comparator 1°.

この比較結果で中間結果レジスタ６の内容（Ｒ３）の方
が小さければ、中間結果レジスタ６の内容（Ｒ１）が商
レジスタ入口セレクタ１２を介して商レジスタ１３に与
えられる。商レジスタ１３では、前回の演算ループまで
に格納された部分商Ｑ、、Ｑ、、・・・＋Ｑ＋−１と新
たに与えられた内容（Ｒ３）とが連結されて格納される
。格納結果は商セレクタ１４およびリザルトレジスタ１
５を介して転送され、除算が終了する。As a result of this comparison, if the content (R3) of the intermediate result register 6 is smaller, the content (R1) of the intermediate result register 6 is provided to the quotient register 13 via the quotient register entry selector 12. In the quotient register 13, the partial quotients Q, , Q, . The stored results are stored in the quotient selector 14 and result register 1.
5 and the division ends.

比較器１０の比較で中間結果レジスタ６の内容（Ｒ４）
の方が大きい場合には、商補正回路７の出力（Ｑ、）が
ｉ番目の部分商として商レジスタ入力セレクタ１２を通
して商レジスタ１３に格納される。商レジスタ１３では
前回の演算ループまでに格納された部分商Ｑ、、Ｑ、、
・・・＋　Ｑト＋と新たに与えられた部分商（Ｑ、）と
が連結されて格納される。これとともに加算回Ｆ！＠４
の出力全体が中間結果レジスタ６に格納され、格納内部
の上位１２ビツトが次の部分商として乗数レジスタ２に
格納される。また、除数逆数積レジスタ８の内容が逆数
積シフタ９で台に１２ビツトシフトされ、除数逆数積セ
レクタ１１を通して除数逆数積レジスタ８に格納される
。その後、上述の乗算回路３での除数逆数１　（−Ｄ・
２′２）および部分商（Ｑ、゛）の乗算動作から除算終
了または、部分商、次の部分商の格納や除数逆数積シフ
タ９によるシフト結果の格納動作が格納される。Contents of intermediate result register 6 in comparison by comparator 10 (R4)
If is larger, the output (Q, ) of the quotient correction circuit 7 is stored in the quotient register 13 through the quotient register input selector 12 as the i-th partial quotient. In the quotient register 13, the partial quotients Q, , Q, , stored up to the previous calculation loop are stored in the quotient register 13.
...+Qt+ and the newly given partial quotient (Q,) are concatenated and stored. Along with this, addition times F! @4
The entire output of is stored in the intermediate result register 6, and the upper 12 bits inside the storage are stored in the multiplier register 2 as the next partial quotient. Further, the contents of the divisor reciprocal product register 8 are shifted by 12 bits by the reciprocal product shifter 9 and stored in the divisor reciprocal product register 8 through the divisor reciprocal product selector 11. After that, the divisor reciprocal 1 (-D・
2'2) and the multiplication operation of the partial quotient (Q, ゛), the completion of division, the storage of the partial quotient, the next partial quotient, and the storage operation of the shift result by the divisor reciprocal product shifter 9 are stored.

この実施例では、単精度３６ビツトの商を演算の１ルー
プあたり１２ビツトずつ求める例を説明している。もし
、倍精度６４ビツトの商を同様に求める場合には、除数
逆数積レジスタ８の内容（Ｄ）を除数逆数積シフタ９に
より右に２４ビツトシフト（２−２４倍）したが、これ
を右に５２ビツトシフト＜２−”（？ｉ）すればよい。In this embodiment, an example is explained in which the quotient of single-precision 36-bit data is calculated in units of 12 bits per loop of calculation. If you want to obtain a double-precision 64-bit quotient in the same way, you would shift the contents (D) of the divisor reciprocal product register 8 to the right by 24 bits (2-24 times) using the divisor reciprocal product shifter 9; A 52-bit shift <2-" (?i) is sufficient.

また、上述のように商セレクタ１４は、商レジスタ１３
の内容を除算結果として転送する際に必要な単精度／倍
精度の切替に用いられる。Further, as described above, the quotient selector 14 is connected to the quotient register 13.
It is used to switch between single precision and double precision, which is necessary when transferring the contents of as a division result.

九肌五左１ 以上説明したように、本発明によれば、従来の除算回路
に若干の金物を追加するだけで除算を高速化することが
できるという効果がある。As explained above, according to the present invention, it is possible to speed up division by simply adding some hardware to a conventional division circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示す図、第２図は従来の除
算回路を示す図である。 主要部分の符号の説明 １・・・・・・被乗数レジスタ ２・・・・・・乗数レジスタ ３・・・・・・乗数回路 ４・・・・・・加算回路 ５・・・・・・シフト／ゼロ回路 ６・・・・・・中間結果レジスタ ７・・・・・・商補正回路 ８・・・・・・除数逆数積レジスタ ９・・・・・・除数逆数積レジスタ １０・・・・・・比較器 １１・・・・・・除数逆数積セレクタ １２・・・・・・商レジスタ入口セレクタ１３・・・・
・・商レジスタ １４・・・・・・商セレクタ １５・・・・・・リザルトセレクタFIG. 1 is a diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing a conventional division circuit. Explanation of symbols of main parts 1... Multiplicand register 2... Multiplier register 3... Multiplier circuit 4... Adder circuit 5... Shift /Zero circuit 6... Intermediate result register 7... Quotient correction circuit 8... Divisor reciprocal product register 9... Divisor reciprocal product register 10... ... Comparator 11 ... Divisor reciprocal product selector 12 ... Quotient register entrance selector 13 ...
... Quotient register 14 ... Quotient selector 15 ... Result selector

Claims (1)

【特許請求の範囲】[Claims] （１）被除数と除数の逆数の積におきかえ引放し法を用
いて多数桁の部分商を発生し、除算する除算装置であっ
て、前記引放し法を用い部分商を発生するための演算ル
ープを実行し近似商を少なくする近似商生成手段と、こ
の近似商生成手段により生成された近似商の一部を部分
商として取出す部分商生成手段と、前記除数の逆数の精
度および演算ループの実行回数に基づいて確定された定
数と前記近似商生成手段からの近似商とを比較し、該定
数が近似商より大きいときは近似商を選択し、該定数が
近似商より小さいときは前記部分商生成手段からの部分
商を補正した部分商を選択し、この選択結果と演算ルー
プの前回までに求められた部分商とを連結する手段とを
含むことを特徴とする除算装置。(1) A division device that generates and divides a multi-digit partial quotient by replacing it with the product of the dividend and the reciprocal of the divisor using the pull-out method, and an arithmetic loop for generating the partial quotient using the pull-out method. Approximate quotient generating means for reducing the approximate quotient by executing the approximate quotient, partial quotient generating means for extracting a part of the approximate quotient generated by the approximate quotient as a partial quotient, and determining the accuracy of the reciprocal of the divisor and executing the calculation loop. The constant determined based on the number of times is compared with the approximate quotient from the approximate quotient generating means, and when the constant is larger than the approximate quotient, the approximate quotient is selected, and when the constant is smaller than the approximate quotient, the partial quotient is selected. A division device characterized by comprising means for selecting a partial quotient obtained by correcting the partial quotient from the generating means and for concatenating the selection result with the partial quotient obtained up to the previous time in the calculation loop.