JPH01303718A - 半導体への不純物導入方法 - Google Patents
半導体への不純物導入方法Info
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- JPH01303718A JPH01303718A JP13272588A JP13272588A JPH01303718A JP H01303718 A JPH01303718 A JP H01303718A JP 13272588 A JP13272588 A JP 13272588A JP 13272588 A JP13272588 A JP 13272588A JP H01303718 A JPH01303718 A JP H01303718A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に浅い不純物
層の形成方法に関する。
層の形成方法に関する。
近年、半導体プロセス技術はドライ化及び低温化の方向
に進んでいる。また素子の微細化にともない、不純物ド
ーピング層は薄くなる傾向にあり、1000〜2000
人の厚さが要求されている。
に進んでいる。また素子の微細化にともない、不純物ド
ーピング層は薄くなる傾向にあり、1000〜2000
人の厚さが要求されている。
さらには、平坦部だけではなく、トレンチ構造のような
部分の壁面へのドーピングも求められている。このため
、従来の拡散法やイオン打込み法では対応できず、最近
では第31回応用物理学関係連合講演会講演予稿集29
a −T−8,9(1984年3月29日)に見られ
るようにプラズマを用いた低温不純物ドーピングが提案
されている。この方法では、低温で不純物が導入でき、
かつ段差を有する部分、たとえば溝構造においても、均
一にドーピングされることが知られている(第19回固
定素子コンフエレンス、エクステンプイド・アブストラ
クト(1987年)、319頁から322頁)。
部分の壁面へのドーピングも求められている。このため
、従来の拡散法やイオン打込み法では対応できず、最近
では第31回応用物理学関係連合講演会講演予稿集29
a −T−8,9(1984年3月29日)に見られ
るようにプラズマを用いた低温不純物ドーピングが提案
されている。この方法では、低温で不純物が導入でき、
かつ段差を有する部分、たとえば溝構造においても、均
一にドーピングされることが知られている(第19回固
定素子コンフエレンス、エクステンプイド・アブストラ
クト(1987年)、319頁から322頁)。
しかし、上記プラズマを用いた低温不純物ドーピングで
はドーパントとともに水素が基板中に拡散するという問
題があった。水素は半導体素子、特にMO8素子の安定
性に問題となることが知られている。また、この方式で
は表面状態、汚染やエツチング残り等の影響が強く現れ
ることになる。
はドーパントとともに水素が基板中に拡散するという問
題があった。水素は半導体素子、特にMO8素子の安定
性に問題となることが知られている。また、この方式で
は表面状態、汚染やエツチング残り等の影響が強く現れ
ることになる。
本発明の目的は上記のような不都合を低減し、薄い不純
物層を安定に形成することにある。
物層を安定に形成することにある。
上記目的は、ドーピング・ガスをプラズマ放電させて半
導体基板中にドーパントを導入する方法において、ドー
パント・ガスと成膜ガス種、たとえばモノシラン等を混
在させてプラズマ放電させることにより、薄膜を堆積し
ながら半導体基板にドーピングすることにより達成され
る。
導体基板中にドーパントを導入する方法において、ドー
パント・ガスと成膜ガス種、たとえばモノシラン等を混
在させてプラズマ放電させることにより、薄膜を堆積し
ながら半導体基板にドーピングすることにより達成され
る。
プラズマを用いた、ドーピング不純物を含む堆積膜形成
においても、堆積の初期にはドーピングがプラズマを用
いた低温不純物ドーピングと同じように進む、しかし、
ある程度の膜厚になるとドーピングが進行しなくなるた
め一定の深さのドーピング層が再現性良く形成できる。
においても、堆積の初期にはドーピングがプラズマを用
いた低温不純物ドーピングと同じように進む、しかし、
ある程度の膜厚になるとドーピングが進行しなくなるた
め一定の深さのドーピング層が再現性良く形成できる。
また、この後、熱処理を行うと、今度は形成した膜厚に
従って深さの異なるドーピング層が制御性良く形成でき
る。
従って深さの異なるドーピング層が制御性良く形成でき
る。
さらに堆積層を水素を含まない材料、たとえば5iOz
とすることにより、水素の拡散を防ぐこともできる。
とすることにより、水素の拡散を防ぐこともできる。
以下、本発明の実施例を図面により説明する。
実施例1
第2図に示すように、p形Si基板1上に、通常のMO
3LSI形成法によりフィールド酸化膜2.ゲート酸化
膜3、および多結晶Siゲート4を形成した。多結晶S
iゲート4はモノシランの熱CVI)法で形成したが、
このとき反応ガス中には窒素希釈のジボランを混入させ
、Bを5 X 1020/a+?含む多結晶Siとした
。成膜後、周知の光食刻法により多結晶Siゲート4の
形状とし、その後、熱酸化法により多結晶Siゲート4
の表面に熱酸化膜5を形成した後、表面から、酸化膜を
わずかにエツチングし、ソース・ドレイン領域6で基板
表面を露出させた。
3LSI形成法によりフィールド酸化膜2.ゲート酸化
膜3、および多結晶Siゲート4を形成した。多結晶S
iゲート4はモノシランの熱CVI)法で形成したが、
このとき反応ガス中には窒素希釈のジボランを混入させ
、Bを5 X 1020/a+?含む多結晶Siとした
。成膜後、周知の光食刻法により多結晶Siゲート4の
形状とし、その後、熱酸化法により多結晶Siゲート4
の表面に熱酸化膜5を形成した後、表面から、酸化膜を
わずかにエツチングし、ソース・ドレイン領域6で基板
表面を露出させた。
次いで、第3図に示すように、プラズマ・ドーピング層
6aとプラズマ堆積層6bをマイクロ波プラズマCVD
法により形成した1反応は、100%モノシラン、水素
希釈の1%ジボラン、および水素ガスを反応装置に導入
し、反応圧力2X10−’Torrになるように排気を
行い、2 、45 G Hz のマイクロ波を200
Wで導入し、かつ反応室内にECR(電子サイクロトロ
ン共鳴)条件を満たす磁界を発生させてプラズマ放電を
生起せしめて行った。また、基板は200℃に保った。
6aとプラズマ堆積層6bをマイクロ波プラズマCVD
法により形成した1反応は、100%モノシラン、水素
希釈の1%ジボラン、および水素ガスを反応装置に導入
し、反応圧力2X10−’Torrになるように排気を
行い、2 、45 G Hz のマイクロ波を200
Wで導入し、かつ反応室内にECR(電子サイクロトロ
ン共鳴)条件を満たす磁界を発生させてプラズマ放電を
生起せしめて行った。また、基板は200℃に保った。
これによりボロンドープSiから成るプラズマ堆積層6
bを堆積速度0.2人/Sで100人形成した。このと
き、ソース・ドレイン領域6のSi基板側には、プラズ
マドーピング層6aが300人形成された。ドーピング
層表面のボロン濃度は1022/d以上であり深さ方向
に減少するプロファイルを示した。また、プラズマ堆積
層6b中でのボロン濃度は約1%であり、かつこの層は
結晶性を有し、比抵抗は0.1Ω・0m以下であった。
bを堆積速度0.2人/Sで100人形成した。このと
き、ソース・ドレイン領域6のSi基板側には、プラズ
マドーピング層6aが300人形成された。ドーピング
層表面のボロン濃度は1022/d以上であり深さ方向
に減少するプロファイルを示した。また、プラズマ堆積
層6b中でのボロン濃度は約1%であり、かつこの層は
結晶性を有し、比抵抗は0.1Ω・0m以下であった。
Siのライトエツチングによりプラズマ堆積層6bを除
去した後、低温常圧CVD法によりガラス膜7をリンガ
ラスで500人形成し、光食刻法により、ソース・ドレ
イン領域6にコンタクトの穴あけを行った0次にAll
電極8をスパッタ蒸着法により1μm厚さに形成し、光
食刻法により電極形状とした。
去した後、低温常圧CVD法によりガラス膜7をリンガ
ラスで500人形成し、光食刻法により、ソース・ドレ
イン領域6にコンタクトの穴あけを行った0次にAll
電極8をスパッタ蒸着法により1μm厚さに形成し、光
食刻法により電極形状とした。
以上のプロセスにより、第1図に示した、300人とい
う極薄のソース・ドレインを有するnMO5トランジス
タが形成できた。
う極薄のソース・ドレインを有するnMO5トランジス
タが形成できた。
このプロセスのドーピング特性を第4図に示す。
ドーピング時間が短く、ドーピング層+堆積層の厚さが
薄い場合には、抵抗の低いドーピング層の厚さの増加に
よりシート抵抗は急激に低下する。
薄い場合には、抵抗の低いドーピング層の厚さの増加に
よりシート抵抗は急激に低下する。
一方、ドーピング時間が長く、ドーピング層+堆積層の
厚さが厚い場合には、堆積層が厚いため、ドーピング層
厚さは増加せず、シート抵抗の低下は堆積層厚さの増加
で定まった。
厚さが厚い場合には、堆積層が厚いため、ドーピング層
厚さは増加せず、シート抵抗の低下は堆積層厚さの増加
で定まった。
実施例2
第5図、第6図に本発明のドーピング法を用いてトレン
チ構造のMOSキャパシタを形成した実施例を示す。簡
略化のため、MOSキャパシタ作製プロセスのみを示す
。第5図に示すようp形Si基板11上に、SiO2膜
をマスクとして用い、フッ素系の反応ガスによるドライ
エツチングで横幅1.5μm、深さ1.5μmの溝12
を形成した。マスクとして用いた5iOz膜を除去した
後、マイクロ波プラズマCVD法により、100%モノ
シランと水素希釈の1%ホスフィンおよび水素ガスを反
応圧力2 X 10−’Torr、放電電力200Wで
反応装置に導入し、リンドープSi膜13を形成した。
チ構造のMOSキャパシタを形成した実施例を示す。簡
略化のため、MOSキャパシタ作製プロセスのみを示す
。第5図に示すようp形Si基板11上に、SiO2膜
をマスクとして用い、フッ素系の反応ガスによるドライ
エツチングで横幅1.5μm、深さ1.5μmの溝12
を形成した。マスクとして用いた5iOz膜を除去した
後、マイクロ波プラズマCVD法により、100%モノ
シランと水素希釈の1%ホスフィンおよび水素ガスを反
応圧力2 X 10−’Torr、放電電力200Wで
反応装置に導入し、リンドープSi膜13を形成した。
このとき堆積速度は0.2人/Sとし、形成膜厚は10
0人であった。このときにSi基板1中に初期ドーピン
グ層14が200人形成された。
0人であった。このときにSi基板1中に初期ドーピン
グ層14が200人形成された。
次に、第6図に示すように900℃で熱酸化を行うこと
により、キャパシタ酸化膜15を100人形成した。こ
れによりSi基板中のドーピング層16は拡散が進み、
不純物濃度は約IXlX1018a’で厚さは1500
人であった。次にCVD法でpoly Si層17を堆
積し、光食刻法によりpolySi層17とキャパシタ
酸化膜15をエツチングし微小領域のMOSキャパシタ
を形成した1本実施例では、Si溝の幅を1.5μmと
したが、0.5μmまで小さくした場合にも、同様に良
好なMOSキャパシタ特性が得られた。
により、キャパシタ酸化膜15を100人形成した。こ
れによりSi基板中のドーピング層16は拡散が進み、
不純物濃度は約IXlX1018a’で厚さは1500
人であった。次にCVD法でpoly Si層17を堆
積し、光食刻法によりpolySi層17とキャパシタ
酸化膜15をエツチングし微小領域のMOSキャパシタ
を形成した1本実施例では、Si溝の幅を1.5μmと
したが、0.5μmまで小さくした場合にも、同様に良
好なMOSキャパシタ特性が得られた。
実施例3
第7図に示すように、p形Si基板21上に、従来のM
OSトランジスタ作製プロセスに従い、ゲート酸化膜2
2およびポリ(poly) S iゲート23を形成し
た。次に、13.56MHz のRF電源を用いるプラ
ズマCVD装置に入れ、100%SiH4,1%A S
CQ a(He希釈)、100%N z OをI T
orr圧力に導入し、基板に一500VのDCバイアス
を印加し、プラズマCVD法で500人のリンガラス膜
24を形成した。このとき、初期ドーピング層はリンガ
ラス膜直下に100人厚さに形成された。次に窒素中9
00℃で熱処理を行い、ドーピング層25を濃度3X1
0”C鳳−8で2000人厚さに形成した。リンガラス
膜24をウェットエツチング法により除去した後、通常
のMO8素子作製プロセスに従い、素子を完成した。そ
の結果、浅くかつ高濃度ソース・ドレインが制御性よく
形成できた。
OSトランジスタ作製プロセスに従い、ゲート酸化膜2
2およびポリ(poly) S iゲート23を形成し
た。次に、13.56MHz のRF電源を用いるプラ
ズマCVD装置に入れ、100%SiH4,1%A S
CQ a(He希釈)、100%N z OをI T
orr圧力に導入し、基板に一500VのDCバイアス
を印加し、プラズマCVD法で500人のリンガラス膜
24を形成した。このとき、初期ドーピング層はリンガ
ラス膜直下に100人厚さに形成された。次に窒素中9
00℃で熱処理を行い、ドーピング層25を濃度3X1
0”C鳳−8で2000人厚さに形成した。リンガラス
膜24をウェットエツチング法により除去した後、通常
のMO8素子作製プロセスに従い、素子を完成した。そ
の結果、浅くかつ高濃度ソース・ドレインが制御性よく
形成できた。
実施例4
第8図に本発明の第4の実施例を示す、アイソレーショ
ン層を形成するために、p形Si基板31上に、51g
Na膜32を熱CVD法により形成し、光食刻法により
その一部分を除去し、p形ドーパシトを本発明のドーピ
ング方法により導入した。すなわち、はじめに、100
%5iFaとBFaをHeで希釈し、マイクロ波プラズ
マ放電で分解し、30人のBドープSi層を形成した。
ン層を形成するために、p形Si基板31上に、51g
Na膜32を熱CVD法により形成し、光食刻法により
その一部分を除去し、p形ドーパシトを本発明のドーピ
ング方法により導入した。すなわち、はじめに、100
%5iFaとBFaをHeで希釈し、マイクロ波プラズ
マ放電で分解し、30人のBドープSi層を形成した。
次にBFaとHeのみを流し続け、マイクロ波プラズマ
放電により分解するとともに、同時に基板にRF雷電圧
印加し、−500Vのセルフバイアスを生じさせてドー
ピングをさらに進めた。これにより150人の均一なプ
ラズマ・ドーピング層33を形成した。この後、熱酸化
法によりフィールド酸化膜34を3000人形成した。
放電により分解するとともに、同時に基板にRF雷電圧
印加し、−500Vのセルフバイアスを生じさせてドー
ピングをさらに進めた。これにより150人の均一なプ
ラズマ・ドーピング層33を形成した。この後、熱酸化
法によりフィールド酸化膜34を3000人形成した。
このとき、プラズマドーピング層33は拡散が進み、濃
度IX 1017cm”−8,5000人のドーピング
層33が形成された。
度IX 1017cm”−8,5000人のドーピング
層33が形成された。
実施例5
第9図、第10図に多結晶シリコン薄膜トランジスタの
ソース・ドレイン層に本発明のドーピング方法を適用し
た実施例を示す。第9図に示すように石英基板41上に
、超高真空蒸着法により多結晶シリコン薄膜42を60
0人厚さに形成した。
ソース・ドレイン層に本発明のドーピング方法を適用し
た実施例を示す。第9図に示すように石英基板41上に
、超高真空蒸着法により多結晶シリコン薄膜42を60
0人厚さに形成した。
これを光食刻法により島状形状にし、熱CVD法により
、ゲート酸化膜43を800人+Asドープ多結晶シリ
コンのゲート電極44を形成し、光食刻法によりゲート
形状に成形した。次にヘリウム希釈の4%モノシランと
ヘリウム希釈の1%ホスフィンおよび酸素とヘリウムを
反応圧力1×10 ’Torr、放電電力200Wとし
た反応装置に導入し、第10図のように100人の10
%リンガラス層45を堆積速度0 、3 A / s
で形成した。
、ゲート酸化膜43を800人+Asドープ多結晶シリ
コンのゲート電極44を形成し、光食刻法によりゲート
形状に成形した。次にヘリウム希釈の4%モノシランと
ヘリウム希釈の1%ホスフィンおよび酸素とヘリウムを
反応圧力1×10 ’Torr、放電電力200Wとし
た反応装置に導入し、第10図のように100人の10
%リンガラス層45を堆積速度0 、3 A / s
で形成した。
このとき多結晶シリコン薄膜42の表面露出部分には2
00人の初期リンドープ層が形成された。
00人の初期リンドープ層が形成された。
引き続き1反応装置内で、モノシラン、酸素、ホスフィ
ンの濃度を上げ1反応圧力をI X 10’Torr、
放電電力300Wとして4%のリンガラス層46を堆積
速度5人/Sで3000人形成した。4%リンガラス層
46のソース・ドレイン電極引出し用コンタクトホール
部分を光食刻法によりエツチング除去した後、ルビーレ
ーザー光をパルス照射して、初期リンドープ層から多結
晶シリコン薄膜全体にリンを拡散させ、ソース・ドレイ
ン47を形成した。最後にAMを電子ビーム蒸着法によ
り堆積し、光食刻法によりソース・ドレイン電極48を
形成した。
ンの濃度を上げ1反応圧力をI X 10’Torr、
放電電力300Wとして4%のリンガラス層46を堆積
速度5人/Sで3000人形成した。4%リンガラス層
46のソース・ドレイン電極引出し用コンタクトホール
部分を光食刻法によりエツチング除去した後、ルビーレ
ーザー光をパルス照射して、初期リンドープ層から多結
晶シリコン薄膜全体にリンを拡散させ、ソース・ドレイ
ン47を形成した。最後にAMを電子ビーム蒸着法によ
り堆積し、光食刻法によりソース・ドレイン電極48を
形成した。
以上の実施例では、PHs、B2He、 A s CQ
stBFδ、を用いた場合のみについて示したが、これ
ら不純物源は、プラズマ放電分解の特徴として、適当な
蒸気圧を有する化合物であれば、他のドーピング物質で
あってもまったく問題はない―たとえば、ボロンについ
ては、B (CHa) s v B((、zH5) 3
のようなアルキル化合物、B(OCH3)δ。
stBFδ、を用いた場合のみについて示したが、これ
ら不純物源は、プラズマ放電分解の特徴として、適当な
蒸気圧を有する化合物であれば、他のドーピング物質で
あってもまったく問題はない―たとえば、ボロンについ
ては、B (CHa) s v B((、zH5) 3
のようなアルキル化合物、B(OCH3)δ。
B(i−〇CIIH7)δのようなアルコキシド化合物
。
。
BCQs、BBr3のようなハロゲン化物、等も同様に
用いることができる。このことは、リン、ヒ素の化合物
についても同様であり、P (CH3) s rA s
(CHll)3、やP○(GeH3)3.P(○Cz
H!、) s rA s (GeH3)s、あるいは、
PFa、AsBra、なども用いることができる。さら
に、他のドーピング材料、アンチモン、ガリウム、アル
ミニウムなどにライても、S b (CHA)3. C
a (C2H11)3゜A Q (i −C4H9)3
、あるいは、AQFs。
用いることができる。このことは、リン、ヒ素の化合物
についても同様であり、P (CH3) s rA s
(CHll)3、やP○(GeH3)3.P(○Cz
H!、) s rA s (GeH3)s、あるいは、
PFa、AsBra、なども用いることができる。さら
に、他のドーピング材料、アンチモン、ガリウム、アル
ミニウムなどにライても、S b (CHA)3. C
a (C2H11)3゜A Q (i −C4H9)3
、あるいは、AQFs。
GaCQs、SbF6、などが用いられる。
また、Si源としてはSiH4のみでなく5izHe等
の高次シランや5iFt、5iHCQaのようなハロゲ
ン化物、S i (CH21)2H21S 1(C2H
I5)3Hのようなアルキル化合物でも良い。さらにS
i以外の■族元素であるC、Geを主元素とする堆積膜
を、GeH4,CH4,C2H2などから形成しても良
いことは明らかである。さらに、本実施例においては、
LSI中の薄膜半導体層へのドーピングについては示さ
なかったが、これは薄膜トランジスタの薄膜半導体層へ
のドーピングと全く同一のプロセスであり、これらの半
導体装置に関しても本発明を実施できることは言うまで
もない。
の高次シランや5iFt、5iHCQaのようなハロゲ
ン化物、S i (CH21)2H21S 1(C2H
I5)3Hのようなアルキル化合物でも良い。さらにS
i以外の■族元素であるC、Geを主元素とする堆積膜
を、GeH4,CH4,C2H2などから形成しても良
いことは明らかである。さらに、本実施例においては、
LSI中の薄膜半導体層へのドーピングについては示さ
なかったが、これは薄膜トランジスタの薄膜半導体層へ
のドーピングと全く同一のプロセスであり、これらの半
導体装置に関しても本発明を実施できることは言うまで
もない。
本実施例においては、Si半導体素子に適用した例のみ
を示したが、本発明はG a A sやInSb基板等
の■−v族、あるいはII −VI族半導体への不純物
導入についても同様に実施することができる。
を示したが、本発明はG a A sやInSb基板等
の■−v族、あるいはII −VI族半導体への不純物
導入についても同様に実施することができる。
本発明によれば、低温で拡散型のドーピングができる。
かつ、プラズマドーピングと異り、堆積が進むと急速に
ドーピング量が減少する。すなわち、堆積速度、膜厚の
制御により、10 ”cm−”程度の低濃度のドーピン
グ層が非常に制御性良く形成できるという効果がある。
ドーピング量が減少する。すなわち、堆積速度、膜厚の
制御により、10 ”cm−”程度の低濃度のドーピン
グ層が非常に制御性良く形成できるという効果がある。
さらに、堆積後に熱処理を行えば、Si中にドーパント
が拡散するが、その濃度と深さは、堆積膜厚を変えるこ
とによっても制御できる。
が拡散するが、その濃度と深さは、堆積膜厚を変えるこ
とによっても制御できる。
第1図は本発明の第1の実施例を示す半8体装置の縦断
面図、第2図、第3図は本発明の第1の実施例の第1及
び第2の工程を示す縦断面図、第4図は本発明のドーピ
ング特性を示すドーピング層+堆積層厚さとシート抵抗
の相関図、第5図。 第6図は本発明の第2の実施例の作製工程を示す縦断面
図、第7図は本発明の第3の実施例を示す縦断面図、第
8図は本発明の第4の実施例を示す縦断面図、第9図、
第10図は本発明の第5の実施例の作製工程を示す縦断
面図である。 1・・・Si基板、2・・・フィールド酸化膜、3・・
・ゲート酸化膜、4・・・多結晶Siゲート、5・・・
熱酸化膜。 6・・・ソース・ドレイン領域、6a・・・プラズマ・
ドーピング層、6b・・・プラズマ・堆積層、7・・・
ガラス膜、8・・・An電極、11・・・Si基板、1
2・・・5iOz膜、13・・・リンドープSi膜、1
4・・・初期ドーピング層、15・・・キャパシタ酸化
膜、16・・・ドーピング層、17・・・poly S
i層、21・・・Si基板、22・・・ゲート酸化膜、
23・・・poly Siゲート、24・・・リンガラ
ス膜、25・・・ドーピング層、31・・・Si基板、
32・・・5iaN4膜、33・・・ドーピング層、3
4・・・フィールド酸化膜、41−°゛石英基板、42
・・・多結晶シリコン薄膜、43・・・ゲート酸化膜、
44・・・ゲート電極、45・・・リンガラス膜、46
・・・リンガラス層、47・・・ソース・ドレイン。 48・・・ソース・ドレイン電極。 代理人 弁理士 小川勝男 j”” ” ’+(、;゛ ・\−2.′拳 署 l 囚 弄 2 図 茅 5図 茅 I 弄 6 図 芽 a 図 芽 q 図 弄10図
面図、第2図、第3図は本発明の第1の実施例の第1及
び第2の工程を示す縦断面図、第4図は本発明のドーピ
ング特性を示すドーピング層+堆積層厚さとシート抵抗
の相関図、第5図。 第6図は本発明の第2の実施例の作製工程を示す縦断面
図、第7図は本発明の第3の実施例を示す縦断面図、第
8図は本発明の第4の実施例を示す縦断面図、第9図、
第10図は本発明の第5の実施例の作製工程を示す縦断
面図である。 1・・・Si基板、2・・・フィールド酸化膜、3・・
・ゲート酸化膜、4・・・多結晶Siゲート、5・・・
熱酸化膜。 6・・・ソース・ドレイン領域、6a・・・プラズマ・
ドーピング層、6b・・・プラズマ・堆積層、7・・・
ガラス膜、8・・・An電極、11・・・Si基板、1
2・・・5iOz膜、13・・・リンドープSi膜、1
4・・・初期ドーピング層、15・・・キャパシタ酸化
膜、16・・・ドーピング層、17・・・poly S
i層、21・・・Si基板、22・・・ゲート酸化膜、
23・・・poly Siゲート、24・・・リンガラ
ス膜、25・・・ドーピング層、31・・・Si基板、
32・・・5iaN4膜、33・・・ドーピング層、3
4・・・フィールド酸化膜、41−°゛石英基板、42
・・・多結晶シリコン薄膜、43・・・ゲート酸化膜、
44・・・ゲート電極、45・・・リンガラス膜、46
・・・リンガラス層、47・・・ソース・ドレイン。 48・・・ソース・ドレイン電極。 代理人 弁理士 小川勝男 j”” ” ’+(、;゛ ・\−2.′拳 署 l 囚 弄 2 図 茅 5図 茅 I 弄 6 図 芽 a 図 芽 q 図 弄10図
Claims (1)
- 【特許請求の範囲】 1、表面の少なくとも一部分が半導体である基板上に、
プラズマを用いて半導体膜もしくは絶縁膜の形成を行い
、このとき該プラズマ雰囲気中に不純物を混入させ、該
半導体膜もしくは絶縁膜のみでなく半導体中に不純物を
含有させることを特徴とする半導体への不純物導入方法
。 2、半導体膜、もしくは絶縁膜の形成後に熱処理を行う
ことを特徴とする請求項第1項記載の半導体への不純物
導入方法。 3、半導体膜、もしくは絶縁膜の形成後にレーザー照射
によるアニールを行うことを特徴とする請求項第1項記
載の半導体への不純物導入方法。 4、不純物導入の際に堆積した半導体膜もしくは絶縁膜
の少なくとも一部分を除去することを特徴とする請求項
第1、2、もしくは3項記載の半導体への不純物導入方
法。 5、請求項第1、2、3、もしくは4項記載の不純物導
入方法により半導体基板に不純物を導入したことを特徴
とするバルク半導体装置。 6、請求項第1、2、3、もしくは4項記載の不純物導
入方法により半導体薄膜に不純物を導入したことを特徴
とする薄膜半導体利用装置。 7、表面の少なくとも一部分が半導体である基板上に、
半導体原料ガスとドーピング・ガスを少なくとも含むガ
スのプラズマ放電により、半導体中には拡散層と、半導
体上には導電性堆積膜を同時に形成することを特徴とす
る半導体装置の製造方法。 8、表面の少なくとも一部分が半導体である基板中の不
純物拡散層上に、該不純物拡散層中の不純物を含む、プ
ラズマ放電を用いて堆積したプラズマCVD膜を有する
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13272588A JPH01303718A (ja) | 1988-06-01 | 1988-06-01 | 半導体への不純物導入方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13272588A JPH01303718A (ja) | 1988-06-01 | 1988-06-01 | 半導体への不純物導入方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01303718A true JPH01303718A (ja) | 1989-12-07 |
Family
ID=15088126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13272588A Pending JPH01303718A (ja) | 1988-06-01 | 1988-06-01 | 半導体への不純物導入方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01303718A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012507866A (ja) * | 2008-10-31 | 2012-03-29 | アプライド マテリアルズ インコーポレイテッド | P3iチャンバにおける共形ドープの改善 |
-
1988
- 1988-06-01 JP JP13272588A patent/JPH01303718A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012507866A (ja) * | 2008-10-31 | 2012-03-29 | アプライド マテリアルズ インコーポレイテッド | P3iチャンバにおける共形ドープの改善 |
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