JPH01296823A - Analog-digital converter - Google Patents
Analog-digital converterInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野ン
本発明は、各種電子機器に用いられるアナログ・７′ジ
タル変換器（以下、ＡＤ変換器とい５）Ｋ係シ、特に集
積回路化された逐次比較ＭＡＤ変換器に関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention] (Industrial Field of Application) The present invention relates to analog to 7' digital converters (hereinafter referred to as AD converters) used in various electronic devices, particularly This invention relates to an integrated circuit successive approximation MAD converter.
（従来の技術）
一般に、逐次比較型ＡＤ変換器は、アナログ入力電圧を
サンプリングして保持している間に逐次比較制御回路よ
シ発生される逐次比較制御信号を局部サンダル・アナロ
グ変換５（ＤＡ変換器〕に供給して局部アナログ電圧を
発生させ、前記保持したアナログ電圧を局部アナログ電
圧と比較し、その大小関係に基いて前記逐次比較制御回
路よシ＾Ｄ変換出力を逐次決定していくものである。こ
の種の逐次比較型ＡＤ変換器の回路形式としては、米国
特許第４．２００．８６３号、’ＷＥＩＧＨＴＥＤ Ｃ
ＡＰＡ（’ＩＴＯＲＡＮＡＬＯＧ１０ｆ（ｄＴＡＩ、
Ｃ０ＮＶＥＲＴＩＮＧ ＡＰＰＡＲＡＴ［ＪＳ ＡＮＤ
ＭｇＴＨＯＤ”、Ｈｏｄｇｅｓ、Ｐａｕｌ ＲｏＧｒａ
ｙ ａｔ ｍｌ、Ａｐｒ、２９．１９８０に記載されて
いるようなＣ−ＲｆｉＡＤ変換器が知られている。(Prior Art) In general, a successive approximation type AD converter converts a successive approximation control signal generated by a successive approximation control circuit while sampling and holding an analog input voltage into a local sandal analog conversion 5 (DA converter] to generate a local analog voltage, the held analog voltage is compared with the local analog voltage, and the successive approximation control circuit sequentially determines the D conversion output based on the magnitude relationship. The circuit format of this type of successive approximation type AD converter is described in US Pat. No. 4.200.863, 'WEIGHTED C
APA('ITORANALOG10f(dTAI,
C0NVERTING APPARAT[JS AND
MgTHOD”, Hodges, Paul RoGra
C-Rfi AD converters are known, such as those described in y at ml, April 29, 1980.
第４図は、従来のＣ−Ｒ型の（ｔ＋ｍ）ビット逐次比較
逐次比較型ＡＤ変換器おシ、ｃｌは第１の容量、Ｃ２〜
ＣＺはバイナリ−ＫＩｉみ付けされた容ｉ直を持つ複数
個の第２の容量であシ、これらの各一端は対応して第１
のスイッチ回路５ＷＬ１および複数の第２のスイッチ回
路５ＷＬ２〜５ＷＬｚの選択出力端に接続され、各他端
は共通接続されている。上記容量Ｃ１オよびＣ２〜ｃｔ
ｏｙｔ値は、基準電ＺＣ，Ｃ。FIG. 4 shows a conventional C-R type (t+m) bit successive approximation type AD converter, where cl is the first capacitor and C2 to
CZ is a plurality of second capacitors with binary-KIi assigned values, each one of which has a corresponding first
is connected to the selected output terminals of the switch circuit 5WL1 and the plurality of second switch circuits 5WL2 to 5WLz, and the other ends thereof are commonly connected. The above capacities C1 and C2~ct
The oyt value is the reference voltage ZC,C.
２Ｃ，・・・２ｔ″″１Ｃであシ、各他端の共通接続点
は反転増幅器１の入力端に接続され、この反転増幅器１
の出力端に逐次比較制御回路２の入力端が接続され、上
記反転増幅器１の入出力瑞間に第３のスイッチ回路ＳＷ
Ｊが接続されている。前記第１のスイッチ回路ＳＷＬ、
の第１の入力端はアナログ入力端（ＶＡＩＮ） Ｊ、第
２の入力ｉは第１のＤＡ変換器ＤＡ、の出力ノードＮ１
、第３の入力端は接他端（ＧＮＤ） ４に接続されてい
る。また、前記第２のスイッチ回路５ＷＬ２〜８ＷＬｔ
の各画１の入力端は前記アナログ入力端３、各画２の入
力端は第１の基準電圧端（基準電圧ＶＩＩＦが印加され
る）５、各画３の入力端は前記接地漏４に接続されてい
る。前記ＤＡ変換器ＤＡ１は抵抗セグメント微構成を有
し、基準電圧端５と接地湖４との間に２ｍ個の抵抗ＲＭ
１〜ａＭ２ｍが直列に接続され、この抵抗ＲＭ１−ＲＭ
２ｒｗ）各一端１１１にスイッチ回路ＳＷＭ１榔ＷＭ２
−の各一端が接続され、このスイッチ回路ＳＷＭ１−ｓ
ＷＭ２ ｍの各他端が共通接続されて前記出力ノードＮ
１に接続されている。2C,...2t''''1C, the common connection point of each other end is connected to the input end of the inverting amplifier 1,
The input terminal of the successive approximation control circuit 2 is connected to the output terminal of the third switch circuit SW.
J is connected. the first switch circuit SWL,
The first input terminal of is the analog input terminal (VAIN) J, the second input i is the output node N1 of the first DA converter DA,
, the third input terminal is connected to the other terminal (GND) 4. Further, the second switch circuits 5WL2 to 8WLt
The input terminal of each picture 1 is connected to the analog input terminal 3, the input terminal of each picture 2 is connected to the first reference voltage terminal (to which reference voltage VIIF is applied) 5, and the input terminal of each picture 3 is connected to the ground leakage terminal 4. It is connected. The DA converter DA1 has a resistor segment fine configuration, and there are 2m resistors RM between the reference voltage terminal 5 and the ground lake 4.
1 to aM2m are connected in series, and this resistance RM1-RM
2rw) Switch circuit SWM1 and WM2 at each end 111
- are connected to each other, and this switch circuit SWM1-s
The other ends of WM2m are commonly connected to the output node N.
Connected to 1.
上記スイッチ回路ＳＷＭ１−８ＷＭ２ｍおよび前記スイ
ッチ回路５ＷＬ１−ｓＷＬ１は、前記逐次比較制御回路
２の制御出力によ）オン／オフ制御される。The switch circuits SWM1-8WM2m and the switch circuits 5WL1-sWL1 are on/off controlled by the control output of the successive approximation control circuit 2.
上記ＡＤ変換器において、先ず、アナログ電圧入力サン
プルモードでは、スイッチ回路５ＷＬ１−４ＷＬｔは各
画１の入力端の選択状態となって各容量ｃ １−＄ｔに
アナログ電圧入力ｖＡＩＮをサンプリングする。同時に
、第３のスイッチ回路ＳＷＪもオンになシ、反転増幅器
１の入力端電圧は出力端電圧と等しくなり、動作点電圧
ＶＯＰとなる。次に、電圧比較モードに移る。このとき
、第３のスイッチ回路ＳＷＪはオフ状態に制御され、先
ず、上位ｔピット比較動作が行われる。即ち、逐次比較
制御回路２の制御信号出力によってスイッチ回路ｓｗＬ
１〜５ＷＬｔが前記出力ノードＮ１あるいは基準電圧端
５または接地湖４を選択するように接続制御されると、
容ｚｃ１＜ｚによってＤＡ変換が行われ、前記反転層＠
器ｌの出力の論理レベルに基いて逐次比較制御回路２の
出力の最上位ｌビット分が定まる。In the above AD converter, first, in the analog voltage input sampling mode, the switch circuits 5WL1-4WLt select the input terminals of each picture 1 and sample the analog voltage input vAIN to each capacitor c1-$t. At the same time, the third switch circuit SWJ is also turned on, and the input terminal voltage of the inverting amplifier 1 becomes equal to the output terminal voltage, and becomes the operating point voltage VOP. Next, move to voltage comparison mode. At this time, the third switch circuit SWJ is controlled to be in the off state, and first, the upper t pit comparison operation is performed. That is, the switch circuit swL is controlled by the control signal output of the successive approximation control circuit 2.
When the connections of WLt 1 to 5 are controlled to select the output node N1, the reference voltage terminal 5, or the ground lake 4,
DA conversion is performed according to the relation zc1<z, and the inversion layer @
The most significant l bits of the output of the successive approximation control circuit 2 are determined based on the logic level of the output of the successive approximation control circuit 2.
このような比較動作を２回繰り返すことによって、上位
ｔビット分の谷ピット値が逐次決定される。By repeating such a comparison operation twice, the valley pit values for the upper t bits are determined one after another.
この場合、前記各３１ Ｃ１＜ｚの７レイおよびスイ。In this case, each of the above 31 7 rays and sui of C1<z.
チ回路５ＷＬ１憫ＷＬ１は、アナログ電圧入力ＶｋｌＮ
を保持する回路および逐次比較制御信号出方に基いてＯ
Ａ変換を行う＃盪アレイ型の′ば荷置分布型の０人変換
器として動作を行う。次に、下位ｍピット比較動作が行
われる。即ち、スイッチ回路５ＷＬ１はＤＡ変換器ＤＡ
、の出力ノードＮ１を選択するように接続され、スイッ
チ回路ＳＷＭ１−８ＷＭ２ ｍが前記逐次比較制御回路
２の制御信号出力によって選択制御されると、ＤＡ変換
器ＤＡＩのＤＡ変換出力”１１ＴｆｆｉＰＩが変化し、
これに伴って反転増幅器１の入力端電圧が変化し、その
出力論理レベルに基いて下位にビットの最上位のエビ、
ト分が定まる。このような比較動作ｆ、ｍ回繰シ返すこ
とによって、下位にビット分の谷ピ、ト値が逐次決建さ
れる。The circuit 5WL1 has an analog voltage input VklN.
O based on the circuit that holds and the way the successive approximation control signal is output.
It operates as an array-type, load-distribution-type, zero-person converter that performs A conversion. Next, a lower m pit comparison operation is performed. That is, the switch circuit 5WL1 is a DA converter DA.
, and when the switch circuits SWM1-8WM2m are selectively controlled by the control signal output of the successive approximation control circuit 2, the DA conversion output "11TffiPI" of the DA converter DAI changes. ,
Along with this, the input terminal voltage of the inverting amplifier 1 changes, and based on the output logic level, the most significant bit of the lower bit,
The amount is determined. By repeating this comparison operation f and m times, valleys and peaks for the lower bits are successively established.
ところで、上記したよりなＣ−Ｒ型の（ｔ＋ｍ）ビット
逐次比較型ＡＤ変換器をＭＯＳ ＬＳＩ化して高分解能
を有するようにビット数を大きくする場合、単に容量ア
レイのビット数を増やしたシ、抵抗セグメント型ＤＡ変
換器のビット数を増やそうとしたのでは、容量の数ろる
いは抵抗の数が著しく増大し、チップ占有面積が非常に
大きくなり、製造コストが大きく上昇するという問題が
ある。例えばｔ＝８であったものをｔ＝８＋２＝１０Ｋ
Ｌようとすると、容量アレイにおける容量数が２−２
＝２５６個も増え、あるいはｒｎ ＝ ６であったもの
をｍ ＝ ６ ＋ ２ ＝ ８にしようとすると、抵抗
セグメント型ＤＡ変換器における抵抗数が２８−２６＝
１９２個も増えてしまう。By the way, when converting the above-mentioned C-R type (t+m) bit successive approximation type AD converter into a MOS LSI and increasing the number of bits so as to have high resolution, it is necessary to simply increase the number of bits of the capacitor array. If an attempt is made to increase the number of bits in a resistive segment type DA converter, there is a problem in that the number of capacitors or the number of resistors increases significantly, the chip area becomes extremely large, and the manufacturing cost increases significantly. For example, if t=8, t=8+2=10K
L, the number of capacitors in the capacitor array is 2-2
= 256, or if we try to make m = 6 + 2 = 8 from rn = 6, the number of resistors in the resistor segment type DA converter becomes 28-26 =
The number increases by 192.
（発明が解決しようとする課＠）
本発明は、上記したように容量アレイまたは抵抗セグメ
ント型ＯＡ変換器のビット数を単純に増やそうとすると
、容量の数あるめは抵抗の数が著しく増え、チップ占有
面積の著しい増大および製造コストの著しい上昇をまね
くという問題点を解決すべくなされたもので、ビット数
を増やすことに伴う抵抗数の増加が少なくて済み、チッ
プ占有面積の増大および製造コストの上昇を低く抑える
ことができ、高分解能を有するＡＤ変換器を提供するこ
とを目的とする。(Issues to be Solved by the Invention@) The present invention is based on the problem that, as described above, if the number of bits of a capacitor array or resistance segment type OA converter is simply increased, the number of capacitors and the number of resistors will significantly increase. This was created to solve the problem of a significant increase in the chip area and manufacturing cost.The increase in the number of resistors associated with increasing the number of bits is small, resulting in an increase in the chip area and manufacturing cost. It is an object of the present invention to provide an AD converter that can suppress the increase in the voltage to a low level and has high resolution.
［発明の構成コ
（課題ｔ−解決するための手段）
本発明のＡＤｉ侠器は、第１の入力端がアナログ入力端
に接続され、第３の入力端が接地電圧端に接αされた第
１のスイッチ回路と、第１の入力端がアナログ入力端に
接続され、第２の入力端が基準電圧端に接続され、第３
の入力端が接地電圧端に接続され九複数個の第２のスイ
ッチ回路と、前記第１のスイッチ回路の選択出力端に一
端が接続された第１の容量と、前記第２のスイッチ回路
の各選択出力端に各一端が接続され、各他端が前記第１
の容量の他端と共通接続されたａ数個の第２の容量と、
上記各容量の他端共通接続点に入力端が接続された反転
増幅器または電圧比較器と、この反転増幅器または電圧
比較器の入出力端子間に接続された第３のスイッチ回路
と、上記反転増幅器または電圧比較器の出力端に入力端
が接続され、制御出力により前記第１のスイッチ回路お
よび第２のスイッチ回路を制御する逐次比較制御回路と
、この逐次比較制御回路の制御出力に応じてアナログ電
圧を出力し、前記第１のスイッチ回路の第２の入力端に
供給する第１ＯＤＡ変換器と、前記各容量の他端共通接
続点に一端が接続された第３の容量と、この第３の容量
の他端に選択出力端が接続され、第１の入力端が接地電
圧端に接続された第４のスイッチ回路と、前記逐次比較
制御回路の制御′ｉ４出力に応じてアナログ電圧を出力
し、前記第４のスイッチ回路の第２の入力端に供給する
第２のＤＡ変換器と、サンプルモードでは前記第１のス
イッチ回路と第２のスイッチ回路と第４のスイッチ回路
とを第１の入力端の選択状態、第３のスイッチ回路をオ
ン状態にし、電圧比較モードでは前記第３のスイッチ回
路をオフ状態にし、前記第１の容量および第２の容量に
よるＤＡ変換ののち前記第４のスイッチ回路を第２の入
力端の選択状態にする制御手段とを具備することを特徴
とする。[Configuration of the Invention (Problem t - Means for Solving) The ADi device of the present invention has a first input terminal connected to an analog input terminal, and a third input terminal connected to a ground voltage terminal. a first switch circuit, a first input end connected to an analog input end, a second input end connected to a reference voltage end, and a third switch circuit;
a plurality of second switch circuits each having an input terminal connected to a ground voltage terminal; a first capacitor having one end connected to a selection output terminal of the first switch circuit; Each one end is connected to each selection output end, and each other end is connected to the first
a number of second capacitors commonly connected to the other ends of the capacitors;
an inverting amplifier or voltage comparator whose input end is connected to the common connection point of the other end of each of the capacitors; a third switch circuit connected between the input and output terminals of the inverting amplifier or voltage comparator; or a successive approximation control circuit whose input terminal is connected to the output terminal of the voltage comparator, and which controls the first switch circuit and the second switch circuit with a control output; a first ODA converter that outputs a voltage and supplies it to a second input terminal of the first switch circuit; a third capacitor having one end connected to a common connection point of the other end of each of the capacitors; A fourth switch circuit has a selection output terminal connected to the other end of the capacitor and a first input terminal connected to the ground voltage terminal, and outputs an analog voltage according to the control 'i4 output of the successive approximation control circuit. and a second DA converter that supplies the second input terminal of the fourth switch circuit, and in the sample mode, the first switch circuit, the second switch circuit, and the fourth switch circuit. In the voltage comparison mode, the third switch circuit is turned on, and after DA conversion by the first capacitor and the second capacitor, the fourth and a control means for bringing the switch circuit into a state where the second input terminal is selected.
（作用）
第４のスイッチ回路を接他端選択状態にしておき、アナ
ログ電圧入力をサンプリングしたのち容量アレイおよび
第１ＯＤＡ変換器によるＤＡ変換と反転増幅器による電
圧比較とを複数回繰り返す逐次比較変換動作を行い、次
に、第４のスイ。(Function) A successive approximation conversion operation in which the fourth switch circuit is set to the other end selection state, and after sampling the analog voltage input, DA conversion by the capacitor array and the first ODA converter and voltage comparison by the inverting amplifier are repeated multiple times. and then the fourth sui.
チ回路を第２のＤＡ変換器の出力の選択状態にし、容量
アレイおよび第２のＤＡ変換器によるＤＡ変換と反転増
幅器による電圧比較とｔ−複数回繰シ返す逐次比較変換
動作を行うことが可能になる。したがって、ピット数を
増やし、分解能を高くすることができる。The output of the second DA converter is set in the second DA converter, and the capacitor array and the second DA converter perform DA conversion, the inverting amplifier performs voltage comparison, and successive approximation conversion is repeated multiple times. It becomes possible. Therefore, it is possible to increase the number of pits and improve the resolution.
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図はアナログ電圧入力を（ｔ＋ｍ＋ｎ）ビット（こ
こで、ｔ、ｍ、ｎ≧ｌ）の２進符号に変換する逐次比較
ｆｉＡＤ変換器を示しており、第４図を参照して前述し
た従来のＡＤ変換器に比べて、第３の容量ＣＮ％第４の
スイッチ回路ＳＷ４、第２のＤＡ変換器ＤＡ、が付加さ
れている点、第２の容量として第１の容量Ｃ１と同じ容
量値を有する（２Ｌ−１）側設けられ、この第１の容量
Ｃ１および（２’−１）個の第２の容量ｃ ２り２ ｔ
に対応して第１のスイッチ回路５ＷＬ１ オ！ ヒ（２
’−１） （Ｅ ）第２のｘ（、、チＤＯ路ＳＷＬ２−
ｓｗｒ、２ｔが設けられている点が異なシ、その他は同
じであるので第４図中と同一符号を付してその説明を省
略する。FIG. 1 shows a successive approximation fiAD converter that converts an analog voltage input into a binary code of (t+m+n) bits (here, t, m, n≧l), as described above with reference to FIG. Compared to the conventional AD converter, a third capacitance CN%, a fourth switch circuit SW4 and a second DA converter DA are added, and the second capacitance has the same capacity as the first capacitance C1. This first capacitor C1 and (2'-1) second capacitors c 2 t
The first switch circuit 5WL1 corresponds to O! Hi (2
'-1) (E) Second x(,, CHDO path SWL2-
The difference is that swr and 2t are provided, but the other parts are the same, so the same reference numerals as in FIG. 4 are used, and the explanation thereof will be omitted.
上記＄３の容量ＣＮは、前記各容量Ｃｊ−Ｃ２ｔの容量
値Ｃのα倍の容量値αＣを有し、その一端は前記容量ア
レイの共通接続点に接続され、その他端には第４のスイ
ッチ回路ＳＷ４の選択出力端が接続されている。この第
４のスイッチ回路ＳＷ４の第１の入力端は接他端４に接
続され、第２の入力端は第２のＤＡ変換器ＤＡ２の出力
ノードＮ２に接伏されている。この第２ＯＤＡ変換器Ｄ
Ａ２は、第１のＤＡ変換器ＤＡｌと同様に抵抗セグメン
ト型構成であり、重み付けされた基準電圧（β・Ｖａｚ
ｒ ）が印加される第２の基準電圧端６と接他端４との
間に抵抗ＲＮ１−ＲＮ２ｎが直列接続され、この抵抗Ｒ
Ｎ１−ＲＮ２ｔＬ１１７）各一端と前記出力ノードＮ２
との間にスイッチ回路５ＷＮ１−８ＷＮ２ Ｎが接続さ
れておシ、このスイッチ回路５ＷＮ１−８ＷＮ２ Ｎは
、前記逐次比較制御回路２の制御出力に応じてスイッチ
制御されることによってアナログ電圧を出力する。The $3 capacitor CN has a capacitance αC that is α times the capacitance C of each capacitor Cj−C2t, and one end thereof is connected to the common connection point of the capacitor array, and the other end is connected to the fourth A selection output terminal of the switch circuit SW4 is connected. The first input terminal of this fourth switch circuit SW4 is connected to the connecting terminal 4, and the second input terminal is grounded to the output node N2 of the second DA converter DA2. This second ODA converter D
A2 has a resistance segment type configuration like the first DA converter DAl, and has a weighted reference voltage (β・Vaz
Resistors RN1 to RN2n are connected in series between the second reference voltage terminal 6 to which R ) is applied and the other terminal 4.
N1-RN2tL117) Each one end and the output node N2
A switch circuit 5WN1-8WN2N is connected between the two, and the switch circuit 5WN1-8WN2N outputs an analog voltage by being switch-controlled according to the control output of the successive approximation control circuit 2.
次に、上記ＡＤ変換器の動作を説明する。先ず、サンプ
ルモードでは、第１のスイッチ回路５ＷＬ１、第２のス
イッチ回路ＳＷＬ２−８ｗｂ２ ｔおよび第４のスイッ
チ回路ＳＷ４はそれぞれ第１の入力端の選択状態となる
ように制御され、アナログ入力端３のアナログ電圧入力
ｖｈｘｗがサンプリングされて容量Ｃ１ｐ Ｃ２−Ｃ２
Ｌに保持される。同時に、第３のスイ。Next, the operation of the above AD converter will be explained. First, in the sample mode, the first switch circuit 5WL1, the second switch circuit SWL2-8wb2t, and the fourth switch circuit SW4 are each controlled to be in the selected state of the first input terminal, and the analog input terminal 3 The analog voltage input vhxw is sampled and the capacitance C1p C2-C2
It is held at L. At the same time, the third sui.
子回路ＳＷ３はオン状態に制御され、反転増幅器１の入
力端電圧は出力端電圧と等しくなり、動作点電圧ＶＯＰ
となる。このとき、前記２Ｌ個の容量Ｃ＋ 、 Ｃ２＜
２’ Ｋ ［４Ｇ）れる電荷Ｑ１はＱ１＝ ２ｔＣ（Ｍ
ｏｐ −ＶＡＩＮ） ＋（ＸＣＶｏｐ −−ｆ
ｌ）となる。The child circuit SW3 is controlled to be on, and the input terminal voltage of the inverting amplifier 1 becomes equal to the output terminal voltage, and the operating point voltage VOP
becomes. At this time, the 2L capacitances C+, C2<
2' K [4G) charge Q1 is Q1 = 2tC (M
op −VAIN) +(XCVop −−f
l).
次Ｋ、電圧比較モードに移る。このとき、第３のスイッ
チ回路ＳＷ３はオフ状態罠制御され、上位ｔビット、中
位ｍビット、下位ｎビットの順に比較動作が行われる。Next K, move to voltage comparison mode. At this time, the third switch circuit SW3 is subjected to off-state trap control, and a comparison operation is performed in the order of the upper t bits, the middle m bits, and the lower n bits.
即ち、上位ｔピット比較モードのとき、第４のスイッチ
回路ＳＷ４は第１の入力端の選択状態（接地電位）のま
まであシ、スイッチ回路ＳＶＩ／Ｌ１ 、５ＷＬ２−８
ＷＬ２ ｔは制御回路２の制御出力に応じて第１のＤＡ
変換器ＤＡ、の出力ノードＮ１あるいは基準電圧端５ま
たは接他端４に接続され、容量Ｃ１ｔＣ２−Ｃ２ｔは電
荷再分布型ＤＡ変換器として動作する。このとき、スイ
ッチ回路５ＷＬ１．５ＷＬ２〜ＳｗＬ２ｔのうちの！（
０≦Ｘ≦２１−１ ）個が基準電圧端５に接続されたと
すると、この１個の容量に蓄えられた電荷Ｑ２は、この
ときの反転増幅器ｌの入力端電圧をｖｌで表わすと
Ｑｚ＝ｘＣ（ＶｌＶｏｐ）＋（２ｔ−ｘ）ＣＶ１＋（Ｚ
ＣＶｌ・・・・−ｆ２１となる。電荷保存則より Ｑｔ
＝Ｑ２であシが成シ立つ。上記したように、前記電荷
再分布型ＤＡ変換器により得られたｒゾタル電圧とアナ
ログ電圧（保持電圧）との大小関係に応じて反転増幅器
１の出力の論理レベルが定まシ、これに基いて制御回路
２の出力の最上位の１ビット分の値が決定される。この
場合、
Ｖｌ−Ｖｏｐ＞Ｏすらばヒｙ ） ＋Ｗｕ ”Ｏ”Ｖ
１−ｖ□ ｐ （Ｑならばビット１直は′１″となる。That is, in the upper t pit comparison mode, the fourth switch circuit SW4 remains in the selected state (ground potential) of the first input terminal, and the switch circuits SVI/L1, 5WL2-8
WL2 t is the first DA according to the control output of the control circuit 2.
The capacitors C1tC2-C2t operate as a charge redistribution type DA converter. At this time, one of the switch circuits 5WL1.5WL2 to SwL2t! (
0≦X≦21-1) are connected to the reference voltage terminal 5, the charge Q2 stored in this one capacitor is Qz=Qz= xC(VlVop)+(2t-x)CV1+(Z
CVl...-f21. From the law of conservation of charge, Qt
= Q2 will be successful. As described above, the logic level of the output of the inverting amplifier 1 is determined depending on the magnitude relationship between the rzotal voltage obtained by the charge redistribution type DA converter and the analog voltage (holding voltage). Then, the value of the most significant bit of the output of the control circuit 2 is determined. In this case, Vl-Vop>O even though) +Wu “O”V
1-v□p (If Q, bit 1 direct becomes '1'.
このような比較動作が６回繰り返され、上位ｔビットの
各ピット埴が逐次決定される。Such a comparison operation is repeated six times, and each pit field of the upper t bits is determined one after another.
次に、中位ｍピット比較モードのとき、第４のスイッチ
回路ＳＷ４は接他端選択状態のままであシ、第１のスイ
ッチ回路ＳｗＬ１は第２の入力端の選択状態（第１のＤ
Ａ変換器ＤＡ１の出力ノードＮ１の選択状態）に制御さ
れる。そして、第１のＤＡ変換器ＤＡ１は、スイッチ回
路ｓｗＭ１−８ＷＭ２ｍが制御回路２の制御出力に応じ
てオン／オフ状態が制御されてＤＡ変換を行う。このと
き、スイッチ回路ＳＷＭ１柵ＷＭｚｍｆ）’） チｙ
（０≦ｙ≦２−−’） 番目Ｏモ（Ｄカオン状態に制御
されたとすると、ＤＡ変換出力ＶＩＩＴ鳶Ｐ１は
となる。したがって、容量アレイに蓄えられた電荷Ｑ５
は
となる。電荷保存則よシＱ１＝Ｑｓであシが成り立つ。Next, in the middle m-pit comparison mode, the fourth switch circuit SW4 remains in the connecting end selection state, and the first switch circuit SwL1 remains in the second input end selection state (first D
(selected state of output node N1 of A converter DA1). In the first DA converter DA1, the on/off state of the switch circuits swM1-8WM2m is controlled according to the control output of the control circuit 2 to perform DA conversion. At this time, switch circuit SWM1 fence WMzmf)')
(0≦y≦2--') If it is controlled to the D state, the DA conversion output VIITP1 will be.Therefore, the charge Q5 stored in the capacitor array is
Hato becomes. According to the law of conservation of charge, Q1=Qs holds true.
そして、前記上位ｔビット比較モードと同様にｍ回の電
圧比較の繰シ返しにより、中位ｍビットの各ビット値が
逐次決定される。Then, as in the upper t bit comparison mode, each bit value of the middle m bits is sequentially determined by repeating the voltage comparison m times.
上記したような上位ｔビット、中位ｍビットの比較動作
が終了すると同時に、第４のスイッチ回路ＳＷ４が第２
の入力端の選択状態（第２のＤＡ変換器ＤＡ２の出力ノ
ードＮ２の選択状態）に移る。At the same time as the comparison operation of the upper t bits and the middle m bits as described above is completed, the fourth switch circuit SW4 switches to the second
(the selected state of the output node N2 of the second DA converter DA2).
そして、第２のＤＡ変換器ＤＡ２は、スイッチ回路ＳＷ
Ｎ１−８ＸｖＮ２ｍが制御回路２の制御出力に応じてオ
ン／オフ状態が制御されてＤＡ変換を行い、このアナロ
グ電圧出力は第３の容量ＣＮを経て反転増幅器１０入力
端電圧に重畳される。このとき、スイッチ回路ｓｗ１＜
２１１ （７）うちｚ（Ｏ≦ｚ≦２ ン番目のものがオ
ン状態に制御されたとすると、ＤＡ変換出力Ｖａｔ冨Ｐ
２は
ＶＩＩＴｆｆｉＰ２ ” ”βＶｍｇｒ（ｎ＝０．
１，２．・＝、２ ） ・”（力ｎ
となる。したがりて、容量アレイおよび第３の容量ＣＮ
に蓄えられた電荷Ｑ４は
・・・（８）
となる。電荷保存則によりＱｌ−Ｑ４でめりが成シ立つ
。ここで、ＡＤ変換が可能となるためには
の条件を満たさなければならないことからである。そし
て、前記上位ビット、中位ビットの比較モードと同様に
、ｎ回の電圧比較の繰シ返しにより下位ｎピットの各ビ
ット値が逐次決定される。Then, the second DA converter DA2 includes a switch circuit SW
The on/off state of N1-8XvN2m is controlled according to the control output of the control circuit 2 to perform DA conversion, and this analog voltage output is superimposed on the input terminal voltage of the inverting amplifier 10 via the third capacitor CN. At this time, switch circuit sw1<
211 (7) If the z(O≦z≦2)th one is controlled to be on, the DA conversion output VatP
2 is VIITffiP2 ” ”βVmgr (n=0.
1, 2.・=,2) ・”(force n. Therefore, the capacitor array and the third capacitor CN
The charge Q4 stored in is...(8). According to the law of conservation of charge, a gap is established between Ql and Q4. This is because the following conditions must be satisfied in order for AD conversion to be possible. Then, as in the comparison mode for the upper bits and middle bits, each bit value of the lower n pits is sequentially determined by repeating the voltage comparison n times.
上記したＡＤ変換器によれば、ＭＯＳ ＩＪＩ化して高
分解ｉ！仁を有するようにピット数を大きくする場合、
例えば（ｔ＋ｍ）ビットのものを（ｔ＋ｔｎ＋ｎ）ピ、
トにする場合、１個の第３の容量Ｃ，と、１個の第４の
スイッチ回路ＳＷ４と、２”１ｌｉｌｉの抵抗ＲＮ１−
−ｗ２ｎおよび２ｎＩ１１ノスイ、チ回路５ＩＮＮ１−
ｓＷＮ２ ｎからなる１個の第２のＤＡ変換器ＤＡ２と
を付加すればよく、従来例の場合のように著しく抵抗数
が増加するのに比べて、チ、！占有面積の増大および製
造コストの上昇を低く抑えることが可能になる。According to the above-mentioned AD converter, high resolution i! When increasing the number of pits to have pits,
For example, if (t+m) bits are (t+tn+n) bits,
In the case of configuring the switch circuit as shown in FIG.
-w2n and 2nI11 nosui, chi circuit 5INN1-
It is sufficient to add one second DA converter DA2 consisting of sWN2n, and compared to the conventional example where the number of resistors increases significantly, the number of resistors is reduced. It becomes possible to suppress an increase in occupied area and a rise in manufacturing costs.
なお、反転増幅器に代えて電圧比較器を用い、この電圧
比較器の基準入力端に基準電圧を与え、その比較入力端
に容量アレイの共通接続点を接続するようＫしてもよい
。゛
第２図は他の実施例を示しておシ、第１図のＡＤ変換器
における第１のＤＡ変換器ＤＡ１と第２のＤＡ変換器Ｄ
Ａ２との抵抗セグメント列ＲＭ１４Ｍ２ ｍを共通に使
用して基準電圧端５と接他端４との間に接続し、第３の
容量ＣＮの容量値を７としたものであシ、抵抗セグメン
トの使用数を半減できる。Note that a voltage comparator may be used instead of the inverting amplifier, a reference voltage may be applied to the reference input terminal of the voltage comparator, and the common connection point of the capacitor array may be connected to the comparison input terminal.゛FIG. 2 shows another embodiment, in which the first DA converter DA1 and the second DA converter D in the AD converter of FIG.
The resistor segment array RM14M2 m is commonly used with A2 and connected between the reference voltage terminal 5 and the other terminal 4, and the capacitance value of the third capacitor CN is set to 7. The number of uses can be halved.
ｔｓ３図はさらに他の実施例を示しておシ、第２の容量
として従来例で示したものと同様にバイナリ−に重み付
けされた（ｔ−１）個の容量を用い、これに対応して（
ｔ−１）個のＭ２のスイッチ回路ＳＷＬ、２稲ＷＬｚを
用いたものであシ、容蓋数が少なくて済む。The ts3 diagram shows yet another embodiment, in which (t-1) capacitors, which are binary weighted similarly to those shown in the conventional example, are used as the second capacitors, and correspondingly, (
t-1) M2 switch circuits SWL and 2 M2 switch circuits WLz are used, and the number of container lids can be reduced.
［発明の効果コ
上述したように本発明のＡＤ変換器によれば、ビット数
を増やすことに伴う抵抗数の増加が少なくて済み、チッ
プ占有面積の増大および製造コストの上昇を低く抑える
ことができる。[Effects of the Invention] As described above, according to the AD converter of the present invention, the increase in the number of resistors due to the increase in the number of bits is small, and the increase in chip area and manufacturing cost can be suppressed. can.
第１図は本発明のＡＤ変換器の一実施例を示す構成説明
図、第２図および第３図は同じく他の実施例を示す構成
説明図、第４図は従来のＡＤ変換器を示す構成説明図で
ある。
１・・・反転増幅器、２・・・逐次比較側何回路、３・
・・アナログ入力端、４・・・接他端、５．６・・・基
準電圧端、ＤＡｌ 、ＤＡ２ ・Ｄ Ａ変換器、５ＷＬ
１ ・・・第１（ＤＸ（。
チ回路、５ＷＬ２柵乳２ｔ＋Ｓ乳２何乳ｔ・・・第２の
スイッチ回路、ＳＷＳ・・・第３のスイッチ回路、ＳＷ
４・・・第４のスイッチ回路、Ｃ１・・・第１の容量、
Ｃ２＜２ｔ、Ｃ２＜ｔ・・・第２の容量、Ｃ，・・・第
３の容量。FIG. 1 is a configuration explanatory diagram showing one embodiment of the AD converter of the present invention, FIGS. 2 and 3 are configuration explanatory diagrams showing other embodiments, and FIG. 4 is a diagram showing a conventional AD converter. It is a configuration explanatory diagram. 1... Inverting amplifier, 2... How many circuits on the successive approximation side, 3...
・Analog input end, 4... Connection end, 5.6... Reference voltage end, DAl, DA2 ・DA converter, 5WL
1 ... 1st (DX (. Chi circuit, 5WL2 fence milk 2t + S milk 2 What milk t...Second switch circuit, SWS...Third switch circuit, SW
4... Fourth switch circuit, C1... First capacitor,
C2<2t, C2<t...second capacitance, C,...third capacitance.
Claims (2)
の入力端が接地電圧端に接続された第１のスイッチ回路
と、第１の入力端がアナログ入力端に接続され、第２の
入力端が基準電圧端に接続され、第３の入力端が接地電
圧端に接続された複数個の第２のスイッチ回路と、前記
第１のスイッチ回路の選択出力端に一端が接続された第
１の容量と、前記第２のスイッチ回路の各選択出力端に
各一端が接続され、各他端が前記第１の容量の他端と共
通接続された複数個の第２の容量と、上記各容量の他端
共通接続点に入力端が接続された反転増幅器または電圧
比較器と、この反転増幅器または電圧比較器の入出力端
子間に接続された第３のスイッチ回路と、上記反転増幅
器または電圧比較器の出力端に入力端が接続され、制御
出力により前記第１のスイッチ回路および第２のスイッ
チ回路を制御する逐次比較制御回路と、この逐次比較制
御回路の制御出力に応じてアナログ電圧を出力し、前記
第１のスイッチ回路の第２の入力端に供給する第１のＤ
Ａ変換器と、前記各容量の他端共通接続点に一端が接続
された第３の容量と、この第３の容量の他端に選択出力
端が接続され、第１の入力端が接地電圧端に接続された
第４のスイッチ回路と、前記逐次比較制御回路の制御出
力に応じてアナログ電圧を出力し、前記第４のスイッチ
回路の第２の入力端に供給する第２のＤＡ変換器と、サ
ンプルモードでは前記第１のスイッチ回路と第２のスイ
ッチ回路と第４のスイッチ回路とを第１の入力端の選択
状態、第３のスイッチ回路をオン状態にし、電圧比較モ
ードでは前記第３のスイッチ回路をオフ状態にし、前記
第１の容量および第２の容量によるＤＡ変換ののち前記
第４のスイッチ回路を第２の入力端の選択状態にする制
御手段とを具備することを特徴とするアナログ・デジタ
ル変換器。(1) The first input terminal is connected to the analog input terminal, and the third
a first switch circuit whose input terminal is connected to a ground voltage terminal, whose first input terminal is connected to an analog input terminal, whose second input terminal is connected to a reference voltage terminal, and whose third input terminal is connected to a reference voltage terminal; a plurality of second switch circuits connected to a ground voltage terminal; a first capacitor having one end connected to a selection output terminal of the first switch circuit; and each selection output terminal of the second switch circuit. a plurality of second capacitors, each of which has one end connected to the other end of the first capacitor, and a plurality of second capacitors each of which has its other end commonly connected to the other end of the first capacitor; an amplifier or voltage comparator; a third switch circuit connected between the input and output terminals of the inverting amplifier or voltage comparator; and an input terminal connected to the output terminal of the inverting amplifier or voltage comparator; a successive approximation control circuit that controls the first switch circuit and the second switch circuit; and a second input terminal of the first switch circuit that outputs an analog voltage according to a control output of the successive approximation control circuit. The first D
A converter, a third capacitor having one end connected to the common connection point of the other end of each capacitor, a selection output terminal being connected to the other end of the third capacitor, and a first input terminal connected to the ground voltage. a fourth switch circuit connected to the terminal, and a second DA converter that outputs an analog voltage according to the control output of the successive approximation control circuit and supplies it to the second input terminal of the fourth switch circuit. In the sample mode, the first switch circuit, the second switch circuit, and the fourth switch circuit are set to the selected state of the first input terminal, and the third switch circuit is set to the on state. and control means that turns off the third switch circuit, and after DA conversion by the first capacitor and the second capacitor, turns the fourth switch circuit into a state where the second input terminal is selected. Analog-to-digital converter.
ぞれ抵抗セグセメント型構成であり、それぞれの抵抗が
共通に使用されていることを特徴とする請求項１記載の
アナログ・デジタル変換器。(2) The analog-to-digital converter according to claim 1, wherein the first DA converter and the second DA converter each have a resistor segment cement type configuration, and each resistor is used in common. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12741688A JPH01296823A (en) | 1988-05-25 | 1988-05-25 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12741688A JPH01296823A (en) | 1988-05-25 | 1988-05-25 | Analog-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296823A true JPH01296823A (en) | 1989-11-30 |
Family
ID=14959423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12741688A Pending JPH01296823A (en) | 1988-05-25 | 1988-05-25 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296823A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (en) * | 1998-12-24 | 2002-07-18 | 박종섭 | Analog-Digital Converter with optimized transforming time |
| JP2007251323A (en) * | 2006-03-14 | 2007-09-27 | Renesas Technology Corp | Semiconductor integrated circuit |
-
1988
- 1988-05-25 JP JP12741688A patent/JPH01296823A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (en) * | 1998-12-24 | 2002-07-18 | 박종섭 | Analog-Digital Converter with optimized transforming time |
| JP2007251323A (en) * | 2006-03-14 | 2007-09-27 | Renesas Technology Corp | Semiconductor integrated circuit |
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