JPH0129092B2 - - Google Patents
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- JPH0129092B2 JPH0129092B2 JP56100553A JP10055381A JPH0129092B2 JP H0129092 B2 JPH0129092 B2 JP H0129092B2 JP 56100553 A JP56100553 A JP 56100553A JP 10055381 A JP10055381 A JP 10055381A JP H0129092 B2 JPH0129092 B2 JP H0129092B2
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- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
この発明は、入力に正、負いずれのパルスが印
加されても、これを検出して出力を出しうるよう
にしたパルス変換回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pulse conversion circuit that can detect and output an output regardless of whether a positive or negative pulse is applied to its input.
現在の論理信号形態は、正論理と負論理の２通
りが存在する。そのため動作指令パルス、もしく
はタイミングパルスについても異なる機器におい
ては異なる論理信号が用いられている。したがつ
て、対象とする機器の制御に際してはその機器が
正論理、負論理のどちらを用いて回路構成がなさ
れているかを調査し、それに応じ設定変えを行う
必要があつた。 There are currently two types of logic signal formats: positive logic and negative logic. For this reason, different logic signals are used for operation command pulses or timing pulses in different devices. Therefore, when controlling a target device, it is necessary to investigate whether the circuit configuration of the device uses positive logic or negative logic, and change settings accordingly.
これを図面について説明すると、第１図におい
て、１はデータ収録装置で、入力端子２，３を備
え、入力端子２にはアナログ信号が、また、入力
端子３には測定値サンプリング用の正または負の
タイミングパルスが加えられる。入力端子２に加
えられたアナログ信号は、増幅器４で増幅された
後、サンプリング回路５に加えられる。一方、入
力端子３に加えられたタイミング信号はパルス変
換回路６に加えられて、正論理、負論理、すなわ
ち、正または負のタイミングパルスのいずれが加
えられても、正パルスを出力してサンプリング回
路５に加え、そのタイミングで入力端子２に印加
されたアナログ信号がサンプリングされる。 To explain this with reference to the drawings, in Fig. 1, 1 is a data recording device equipped with input terminals 2 and 3. Input terminal 2 receives an analog signal, and input terminal 3 receives a positive or A negative timing pulse is applied. The analog signal applied to the input terminal 2 is amplified by the amplifier 4 and then applied to the sampling circuit 5. On the other hand, the timing signal applied to the input terminal 3 is applied to the pulse conversion circuit 6, which outputs a positive pulse and samples it regardless of positive logic or negative logic, that is, whether a positive or negative timing pulse is applied. In addition to the circuit 5, the analog signal applied to the input terminal 2 at that timing is sampled.
この場合、パルス変換回路６は、インバータ
７、スイツチ８と９とで構成されており、その動
作は、入力端子３に正パルスが加わるときには、
スイツチ９をオンしてサンプリング回路５に正パ
ルスを印加する。また、入力端子３に負パルスが
加わるときには、スイツチ８をオンにしてインバ
ータ７で負のパルスを反転させて正パルスとして
出力する。 In this case, the pulse conversion circuit 6 is composed of an inverter 7 and switches 8 and 9, and its operation is as follows when a positive pulse is applied to the input terminal 3.
Switch 9 is turned on to apply a positive pulse to sampling circuit 5. When a negative pulse is applied to the input terminal 3, the switch 8 is turned on and the inverter 7 inverts the negative pulse and outputs it as a positive pulse.
このようにして、正論理、負論理のいずれであ
つても、入力があつたことを判別し必要な正パル
スを出力させることができるが、このような従来
のパルス変換回路６ではスイツチ８，９を入力端
子３に加わるパルスの極性に応じ手動にて切換え
なければならないため、操作が煩雑であるばかり
でなく、設定ミスをおこすおそれがあつた。 In this way, whether the input is positive logic or negative logic, it is possible to determine that there is an input and output the necessary positive pulse, but in such a conventional pulse conversion circuit 6, the switch 8, 9 must be manually switched according to the polarity of the pulse applied to the input terminal 3, which not only complicates the operation but also poses a risk of setting errors.
上記の欠点を改善したものとして、第２図に示
すパルス変換回路がある（例えば特開昭57―4619
号公報参照）。この図で、１１は入力端子、１２
は排他的論理和ゲートで、一方の入力端１２ａは
直接入力端子１１が接続される。また、他方の入
力端１２ｂには、積分回路１３を介して入力端子
１１が接続される。１４は出力端子である。そし
て、積分回路１３は抵抗器ＲとコンデンサＣとに
より構成される。 There is a pulse conversion circuit shown in Fig. 2 that improves the above drawbacks (for example, Japanese Patent Application Laid-Open No. 57-4619
(see publication). In this figure, 11 is an input terminal, 12
is an exclusive OR gate, and one input terminal 12a is directly connected to the input terminal 11. Further, the input terminal 11 is connected to the other input terminal 12b via the integrating circuit 13. 14 is an output terminal. The integrating circuit 13 is composed of a resistor R and a capacitor C.
次に第２図の従来例の動作を第３図の波形図を
参照して説明する。 Next, the operation of the conventional example shown in FIG. 2 will be explained with reference to the waveform diagram shown in FIG.
まず、入力端子１１に正パルスが第３図のａ
のように加わつたとする。排他的論理和ゲート１
２のしきい値をVthとすると、前記正パルスはし
きい値Vth以上の値をもつており、これが入力端
子１１から排他的論理和ゲート１２の入力端１２
ａに印加される。これと同時に入力端子１１に加
わつた正パルスは積分回路１３に印加されて第３
図のｂのように時定数τ＝CR（Ｃ、Ｒは前述し
たコンデンサＣと抵抗器Ｒの値をも表わすものと
する）でもち上がるが、正パルスが立下がつた時
点で放電により下降する。そして、時定数τは正
パルスのパルス幅より大きく選定してあるので、
積分回路１３の出力、すなわち排他的論理和ゲー
ト１２の入力端１２ｂに加わえられる信号の値は
しきい値Vthに達しない。以上をまとめると、入
力端子１１に正パルスが印加されたとき、排他的
論理和ゲート１２の入力端１２ａ，１２ｂには
“１”と“０”が印加されるので、出力端子１４
には“１”が出力される。これを第３図のｃに
示す。 First, a positive pulse is applied to the input terminal 11 as shown in FIG.
Suppose that it is added as follows. Exclusive OR gate 1
2, the positive pulse has a value greater than or equal to the threshold value V th , and is transmitted from the input terminal 11 to the input terminal 12 of the exclusive OR gate 12 .
applied to a. At the same time, the positive pulse applied to the input terminal 11 is applied to the integrating circuit 13 and the third
As shown in b in the figure, it rises with the time constant τ = CR (C and R also represent the values of the capacitor C and resistor R mentioned above), but falls due to discharge when the positive pulse falls. do. Since the time constant τ is selected to be larger than the pulse width of the positive pulse,
The output of the integrating circuit 13, that is, the value of the signal applied to the input terminal 12b of the exclusive OR gate 12 does not reach the threshold value V th . To summarize the above, when a positive pulse is applied to the input terminal 11, "1" and "0" are applied to the input terminals 12a and 12b of the exclusive OR gate 12, so the output terminal 14
“1” is output. This is shown in Figure 3c.
次に、入力端子１１に第３図のａのような負
パルスが印加された場合を考える。この場合には
積分回路１３の出力は第３図のｂに示すように
なり、しきい値Vth以下にはならない。したがつ
て、排他的論理和ゲート１２の入力には“０”と
“１”が印加されることになり、出力には“１”
が出る。 Next, consider a case where a negative pulse as shown in a of FIG. 3 is applied to the input terminal 11. In this case, the output of the integrating circuit 13 becomes as shown in b in FIG. 3, and does not go below the threshold value V th . Therefore, "0" and "1" are applied to the input of the exclusive OR gate 12, and "1" is applied to the output.
coming out.
このようにして、入力端子１１に正パルス、負
パルスのいずれかが印加されても、出力には正パ
ルスが得られる。なお、常に負パルスが出るよう
にするには、インバータを入れて反転させればよ
い。 In this way, even if either a positive pulse or a negative pulse is applied to the input terminal 11, a positive pulse is obtained at the output. Note that in order to always output a negative pulse, an inverter may be installed to invert the pulse.
上記第２図の従来例では、能動状態時間と非能
動状態時間の比が１に接近すると時定数により積
分回路１３のレベルがしきい値レベルを上下し、
誤動作するという問題点があつた。 In the conventional example shown in FIG. 2 above, when the ratio of the active state time to the inactive state time approaches 1, the level of the integrating circuit 13 rises and falls below the threshold level due to the time constant.
There was a problem with it malfunctioning.
この発明は、このような問題点を解決したもの
である。以下、この発明を第４図、第５図により
説明する。第４図において、１５はホールド回
路、１６は微分回路、１７は単安定マルチバイブ
レータであり、その他は第２図と同じである。そ
して、これら１５〜１７の各部で記憶回路が構成
されている。 This invention solves these problems. This invention will be explained below with reference to FIGS. 4 and 5. In FIG. 4, 15 is a hold circuit, 16 is a differential circuit, 17 is a monostable multivibrator, and the other parts are the same as in FIG. 2. Each of these parts 15 to 17 constitutes a memory circuit.
次に動作について第５図の波形図を参照して説
明する。 Next, the operation will be explained with reference to the waveform diagram in FIG.
まず、入力端子１１に正パルスが第５図のａ
のように印加されたとすると、この正パルスは排
他的論理和ゲート１２の一方の入力端１２ａに加
えられる。これと同時に微分回路１６にも加えら
れるので、微分回路１６からは第５図のｃに示
す波形のパルス出力が出て、これにより単安定マ
ルチバイブレータ１７を駆動し、第５図のｄに
示すようなパルスを発生し、これをホールド回路
１５に印加して、これを非能動状態、つまり入力
端子１１に正パルスが印加されていないとき記憶
しておいた“０”の状態を保持させる。したがつ
て、排他的論理和ゲート１２には“１”と“０”
が印加されることにより、出力端子１４に第５図
のｅに示す正パルスが得られる。そして、負の
微分パルスの発生時点から期間Ｔの間、ホールド
回路１５の作動状態を保持する。 First, a positive pulse is applied to the input terminal 11 as shown in FIG.
This positive pulse is applied to one input terminal 12a of the exclusive OR gate 12. At the same time, this is applied to the differentiating circuit 16, so a pulse output with the waveform shown in FIG. This pulse is generated and applied to the hold circuit 15 to hold it in the inactive state, that is, the stored "0" state when no positive pulse is applied to the input terminal 11. Therefore, the exclusive OR gate 12 has "1" and "0".
By applying , a positive pulse shown at e in FIG. 5 is obtained at the output terminal 14. Then, the operating state of the hold circuit 15 is maintained for a period T from the time when the negative differential pulse is generated.
なお、ホールド回路１５としては、例えばコン
デンサＣとスイツチＳとで構成し、常時はスイツ
チＳを閉成して非能動状態における入力端子１１
の信号レベルをコンデンサＣに記憶させておき、
単安定マルチバイブレータ１７の出力の期間、ス
イツチＳをオフとするように作動させればよい。 Note that the hold circuit 15 is composed of, for example, a capacitor C and a switch S, and the switch S is normally closed and the input terminal 11 is in an inactive state.
The signal level of is stored in capacitor C,
The switch S may be turned off during the output period of the monostable multivibrator 17.
次に、入力端子１１に負パルスが加わつた場合
について説明する。入力端子１１には第５図の
ａに示すような負パルスが印加される。負パルス
が印加されないときの入力端子１１の信号レベル
は“１”であるからホールド回路１５は第５図
のｂに示すようになる。そして、入力端子１１に
負パルスが加わると微分回路１６から第５図の
ｃに示す出力が出て、単安定マルチバイブレータ
１７を駆動し、第５図のｄに示すパルスを出力
し、この期間、ホールド回路１７の出力を“１”
に保つ。一方、入力端子１１は負パルスの印加に
より“０”の信号レベルとなるから、結局、排他
的論理和ゲート１２の出力、すなわち、出力端子
１４には第５図のｅの出力が得られる。このよ
うにして、正パルス、負パルスのいずれの入力に
対しても、第２図の従来例と同様に正パルスの出
力を得ることができる。 Next, a case where a negative pulse is applied to the input terminal 11 will be explained. A negative pulse as shown in a of FIG. 5 is applied to the input terminal 11. Since the signal level of the input terminal 11 is "1" when no negative pulse is applied, the hold circuit 15 becomes as shown in FIG. 5b. When a negative pulse is applied to the input terminal 11, the output shown in c in FIG. 5 is output from the differentiating circuit 16, which drives the monostable multivibrator 17, outputting the pulse shown in d in FIG. , the output of the hold circuit 17 is “1”
Keep it. On the other hand, since the input terminal 11 has a signal level of "0" due to the application of the negative pulse, the output of the exclusive OR gate 12, that is, the output e in FIG. 5 is obtained at the output terminal 14. In this way, a positive pulse output can be obtained in response to either a positive pulse or a negative pulse input, similar to the conventional example shown in FIG.
そして第４図の実施例ではホールド回路１５で
ホールドした値を用いるので、能動状態時間が非
能動時間より小さいという条件が満足されている
限り正確に動作する。 Since the embodiment shown in FIG. 4 uses the value held by the hold circuit 15, it operates accurately as long as the condition that the active state time is smaller than the inactive time is satisfied.
なお、上記実施例は“０”、“１”の２値のパル
スについて説明したが、“−１”、“０”、“１”の
３値の場合にもこの発明を適用することができ
る。その場合には、“０”を中心として上下に不
感帯域を設け、“−１”と“１”とを利用するよ
うにすればよい。 In addition, although the above embodiment describes a binary pulse of "0" and "1", the present invention can also be applied to a case of a three-value pulse of "-1", "0", and "1". . In that case, dead bands may be provided above and below centering on "0", and "-1" and "1" may be used.
以上詳細に説明したように、この発明は排他的
論理和ゲートを用い、その一方の入力端には直接
入力パルスを印加するようにし、また、他方の入
力端には非能動時の入力端子の信号レベルを記憶
している記憶回路がその出力を能動時から一定時
間その信号レベルを保持しつつ印加するようにし
たので、正パルス、負パルスのいずれが入力端子
に加わつても、排他的論理和ゲートからは正パル
スが出力され、入力があつたことを検知すること
ができる。そして、能動状態時間と非能動状態時
間の比が１に接近したとしても、能動状態時間が
非能動時間より小さければ誤動作することがな
い。したがつて、対象とする機器が正論理、負論
理のいずれであつても、自動的に設定を行うこと
ができ、操作がきわめて簡易になるばかりでな
く、設定ミスをなくすことができる。 As explained in detail above, the present invention uses an exclusive OR gate, one input terminal of which is directly applied with an input pulse, and the other input terminal of which the input terminal is inactive. Since the memory circuit that stores the signal level applies its output while maintaining the signal level for a certain period of time from when it is active, no matter whether a positive pulse or a negative pulse is applied to the input terminal, exclusive logic is maintained. A positive pulse is output from the sum gate, and the presence of an input can be detected. Even if the ratio of the active state time to the inactive state time approaches 1, malfunction will not occur if the active state time is smaller than the inactive time. Therefore, regardless of whether the target device is positive logic or negative logic, settings can be made automatically, which not only greatly simplifies operation, but also eliminates setting errors.
さらに、記憶回路として微分回路、単安定マル
チバイブレータ、およびホールド回路を用いたも
のは、能動状態時間が非能動時間より小さいとい
う条件が満足される限り正確に動作する利点があ
る。 Furthermore, a memory circuit using a differentiating circuit, a monostable multivibrator, and a hold circuit has the advantage of operating accurately as long as the condition that the active state time is smaller than the inactive time is satisfied.
第１図は従来のパルス変換回路の一例を示す回
路図、第２図はこの発明の従来例を示す構成図、
第３図は第２図の従来例の動作を説明するための
波形図、第４図はこの発明の一実施例を示す構成
図、第５図は第４図の実施例の動作を説明するた
めの波形図である。
図中、１１は入力端子、１２は排他的論理和ゲ
ート、１２ａ，１２ｂはその入力端、１３は積分
回路、１４は出力端子、１５はホールド回路、１
６は微分回路、１７は単安定マルチバイブレータ
である。
FIG. 1 is a circuit diagram showing an example of a conventional pulse conversion circuit, and FIG. 2 is a configuration diagram showing a conventional example of the present invention.
3 is a waveform diagram for explaining the operation of the conventional example shown in FIG. 2, FIG. 4 is a configuration diagram showing an embodiment of the present invention, and FIG. 5 is a waveform diagram for explaining the operation of the embodiment shown in FIG. 4. FIG. In the figure, 11 is an input terminal, 12 is an exclusive OR gate, 12a and 12b are its input terminals, 13 is an integrating circuit, 14 is an output terminal, 15 is a hold circuit, 1
6 is a differential circuit, and 17 is a monostable multivibrator.
Claims (1)
子と、一方の入力端が前記入力端子に接続された
排他的論理和ゲートと、前記入力端子と前記排他
的論理和ゲートの他方の入力端との間に設けられ
比能動時の前記入力端子の信号レベルを記憶する
とともに、能動時から一定時間前記記録した信号
レベルを保持する記憶回路とからなることを特徴
とするパルス変換回路。 ２ 記録回路は、入力端子に印加されるパルスに
よつて作動せしめられる微分回路と、この微分回
路により駆動される単安定マルチバイブレータ
と、この単安定マルチバイブレータの出力の期間
だけ前記入力端子の非能動状態の信号レベルを保
持するホールド回路とで構成されたことを特徴と
する特許請求の範囲第１項記載のパルス変換回
路。[Claims] 1. An input terminal to which a positive pulse or a negative pulse is applied, an exclusive OR gate to which one input terminal is connected to the input terminal, and an input terminal connected to the exclusive OR gate. Pulse conversion characterized by comprising a memory circuit provided between the input terminal and the other input terminal, which stores the signal level of the input terminal when the input terminal is active, and holds the recorded signal level for a certain period of time from when the input terminal is active. circuit. 2. The recording circuit includes a differentiating circuit that is activated by a pulse applied to an input terminal, a monostable multivibrator that is driven by this differentiating circuit, and a non-stable multivibrator of the input terminal only during the output period of this monostable multivibrator. 2. The pulse conversion circuit according to claim 1, further comprising a hold circuit that holds a signal level in an active state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055381A JPS583418A (en) | 1981-06-30 | 1981-06-30 | Pulse converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055381A JPS583418A (en) | 1981-06-30 | 1981-06-30 | Pulse converting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583418A JPS583418A (en) | 1983-01-10 |
| JPH0129092B2 true JPH0129092B2 (en) | 1989-06-07 |
Family
ID=14277126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055381A Granted JPS583418A (en) | 1981-06-30 | 1981-06-30 | Pulse converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583418A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860311A (en) * | 1987-05-01 | 1989-08-22 | Cpt Corporation | Method and apparatus for automatically converting input pulse train signals to output signals of desired polarity |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574619A (en) * | 1980-06-11 | 1982-01-11 | Mitsubishi Electric Corp | Polarity fixing circuit of pulse signal |
-
1981
- 1981-06-30 JP JP10055381A patent/JPS583418A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574619A (en) * | 1980-06-11 | 1982-01-11 | Mitsubishi Electric Corp | Polarity fixing circuit of pulse signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583418A (en) | 1983-01-10 |
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