JPH01289262A - Mounting structure of film carrier - Google Patents

Mounting structure of film carrier

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JPH01289262A
JPH01289262A JP63119871A JP11987188A JPH01289262A JP H01289262 A JPH01289262 A JP H01289262A JP 63119871 A JP63119871 A JP 63119871A JP 11987188 A JP11987188 A JP 11987188A JP H01289262 A JPH01289262 A JP H01289262A
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JP
Japan
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film carrier
lead
frame
leads
chip
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JP63119871A
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Japanese (ja)
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Mitsuo Inagaki
光雄 稲垣
Yasuhide Kuroda
康秀 黒田
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

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  • Wire Bonding (AREA)

Abstract

PURPOSE:To eliminate deformation or the like of a lead during a bonding operation and to enhance the bonding strength by mounting film carriers in a horizontal state and in a multistage manner. CONSTITUTION:An insulator bump inner frame 60 is installed so as to surround an IC chip 1 on the surface of a ceramic substrate 50 at a height nearly equal to the IC chip 1 and, an insulator bump outer frame 70 is installed so as to surround the insulator bump inner frame 60 at a height which is slightly higher than the IC chip 1. In a film carrier 10 of a lower layer and a film carrier 20 of an upper layer, their individual leads 5-7, 25-27 are bonded individually to patterns formed on the surface of the insulator bump inner frame 60 and the insulator bump outer frame 70 and, the carriers are mounted to the ceramic substrate 50 in a multistage manner. By this setup, there is no danger that the individual leads 5-7, 25-27 are deformed during a bonding operation and the bonding strength can be enhanced.

Description

【発明の詳細な説明】 〔概要〕 ＩＣチップをセラミック基板に実装する際に用いる、フ
ィルムキャリアの実装構造に関し、ボンデング強度が安
定して強くて信頼度が高い、フィルムキャリアの実装構
造を提供することを目的とし、 枠形の絶縁樹脂テープの各辺に、信号リード。[Detailed Description of the Invention] [Summary] To provide a film carrier mounting structure that has stable, strong bonding strength and high reliability, with respect to a film carrier mounting structure used when mounting an IC chip on a ceramic substrate. For this purpose, there are signal leads on each side of the frame-shaped insulating resin tape.

アースリード及び電源リードが放射状に配列し、中央部
にＩＣチップを組み込んだ下層のフィルムキャリアと、
該絶縁樹脂テープより大きい枠形樹脂テープの各辺に、
該下層のフィルムキャリアのリードに対応したリードが
、放射状に配列した上層のフィルムキャリアと、該ＩＣ
チップにほぼ等しい高さで、３ｉ　Ｉ　Ｃチップを囲む
ようにセラミック基板の表面に設けられ、該下層のフィ
ルムキャリアのリードに対応したパターンが枠上面に配
列ように該セラミック基板の表面に設けられ、該上層の
フィルムキャリアのリードに対応したパターンが、枠上
面に配列形成された絶縁体バンプ外枠とを備え、該下層
のフィルムキャリアのそれぞれのリードを、該絶縁体バ
ンブ内枠の対応するパターンにボンデングし、８食上層
のフィルムキャリアのそれぞれのリードの内側端を、該
下層のフィルムキャリアの対応するリードに、該上層の
フィルムキャリアのリードの内側端を該絶縁体バンプ外
枠の対応するパターンに、ボンデングするという構成と
する。A lower film carrier in which ground leads and power leads are arranged radially and an IC chip is incorporated in the center;
On each side of a frame-shaped resin tape larger than the insulating resin tape,
An upper layer film carrier in which leads corresponding to the leads of the lower layer film carrier are arranged radially, and the IC.
A 3i IC chip is provided on the surface of the ceramic substrate so as to surround the 3i IC chip at a height approximately equal to that of the chip, and a pattern corresponding to the leads of the lower layer film carrier is provided on the surface of the ceramic substrate so as to be arranged on the top surface of the frame. , an outer frame of insulator bumps having a pattern corresponding to the leads of the upper layer film carrier arranged in an array on the upper surface of the frame, and each lead of the lower layer film carrier is connected to a pattern corresponding to the inner frame of the insulator bump Bonding in a pattern, bonding the inner edge of each lead of the upper layer film carrier to the corresponding lead of the lower layer film carrier, and bonding the inner edge of the lead of the upper layer film carrier to the corresponding lead of the insulator bump outer frame. The configuration is such that bonding is performed on the pattern that is to be used.

〔産業上の利用分野〕[Industrial application field]

本発明は、ＩＣチップをセラミック基板に実装する際に
用いる、フィルムキャリアの実装構造に関する。The present invention relates to a mounting structure for a film carrier used when mounting an IC chip on a ceramic substrate.

ＩＣ特にＬＳＩの多ピン化に伴い、ＩＣチップ（ＬＳＩ
チップを含む）を、フィルムキャリア。With the increasing number of pins in ICs, especially LSIs,
(including chip), film carrier.

即ちＴＡ　Ｂ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏ
ｎｄｉｎｇ）のリード端子に接続して、ＩＣチップをフ
ィルムキャリアに組み込み、さらにこのフィルムキャリ
アを多層セラミック基板に実装する、半導体装置が提供
されている。That is, TA B (Tape Automated Bo
There has been provided a semiconductor device in which an IC chip is connected to a lead terminal of an IC chip and mounted on a film carrier, and the film carrier is further mounted on a multilayer ceramic substrate.

ＩＣチップを組み込んだフィルムキャリアは、一般に第
３図に示すように構成されている。A film carrier incorporating an IC chip is generally constructed as shown in FIG.

第３図において、２は、ＩＣＣチップを連続して配設す
るフィルムキャリアであって、帯状の絶縁樹脂テープ（
例えばポリイミド系樹脂テープ）３の両側縁に沿って、
スプロケット孔４を２列に配列し、中央部にチップ用ホ
ール８を１列に配列しである。In FIG. 3, reference numeral 2 denotes a film carrier on which ICC chips are continuously arranged, and is a strip-shaped insulating resin tape (
For example, along both sides of the polyimide resin tape (3),
Sprocket holes 4 are arranged in two rows, and chip holes 8 are arranged in one row in the center.

フィルムキャリア２は、このチップ用ホール８内にＩＣ
チップ１を連続的に組み込んでいくもので、主要工程と
して、テープ工程、及び組立工程がある。The film carrier 2 has an IC in this chip hole 8.
Chips 1 are continuously assembled, and the main processes include a tape process and an assembly process.

フィルムキャリア２はテープ工程において、接着剤付き
絶縁樹脂テープ３を帯状に切断し、スプロケット孔４、
及びチップ用ホール８をパンチングする。さらにチップ
用ホール８のそれぞれの４辺の外側に、平行に長孔９を
パンチングする。In the tape process, the film carrier 2 is made by cutting the adhesive-coated insulating resin tape 3 into strips and forming sprocket holes 4,
and punch holes 8 for chips. Furthermore, long holes 9 are punched in parallel on the outside of each of the four sides of the chip hole 8.

次に銅箔をラミネートして、フォトレジスト手段、エツ
チング手段により、先端がチップ用ホール８内に突出し
、それぞれの長孔９に架橋する細長い短冊形の所望数の
信号リード５．アースリード６、及び電源リード７を設
ける。Next, copper foil is laminated, and by photoresist means and etching means, a desired number of long and thin signal leads 5. A ground lead 6 and a power lead 7 are provided.

組立工程で、ＩＣＣチップを下方よりチップ用ホール８
に挿入し、ＩＣＣチップの電極を対応する信号リード５
．アースリード６及び電源リード７に位置合わせし、例
えば電極面に設けた金バンプを、それぞれのリードに溶
接して、ＩＣチップ１をフェースアップにボンデングし
ている。During the assembly process, insert the ICC chip into the chip hole 8 from below.
and connect the electrodes of the ICC chip to the corresponding signal lead 5.
．． The IC chip 1 is bonded face-up by aligning with the ground lead 6 and the power lead 7 and welding gold bumps provided on the electrode surface, for example, to the respective leads.

その後、長孔９を通過する角形の鎖線Ｘに沿って、それ
ぞれのリード及び絶縁樹脂テープ３を切断して、ＩＣチ
ップ１を中央部に組み込み、信号リード５．アースリー
ド６及び電源リード７を放射状に設けたフィルムキャリ
ア２としている。Thereafter, each lead and the insulating resin tape 3 are cut along the rectangular chain line X passing through the elongated hole 9, and the IC chip 1 is assembled in the center, and the signal leads 5. The film carrier 2 has an earth lead 6 and a power lead 7 arranged radially.

上述のように多ピン化されたＩＣチップを組み込んだフ
ィルムキャリア２を、セラミック基板に実装するには、
セラミック基板を多層化することは勿論であるが、フィ
ルムキャリアを多層化すれば、半導体装置をより一層小
形化することができる。In order to mount the film carrier 2 incorporating the multi-pin IC chip as described above on a ceramic substrate,
Not only can the ceramic substrate be multilayered, but the semiconductor device can be further miniaturized by multilayering the film carrier.

〔従来の技術〕[Conventional technology]

第４図はフィルムキャリアを多段に使用した従来例の側
断面図である。FIG. 4 is a side sectional view of a conventional example in which film carriers are used in multiple stages.

第４図において、下層のフィルムキャリア１０は、第３
図に示したフィルムキャリア２と全く同じで、枠形の絶
縁樹脂テープ１３の中央部にＩＣチップ１を組み込んで
ある。In FIG. 4, the lower film carrier 10 is
It is exactly the same as the film carrier 2 shown in the figure, and an IC chip 1 is assembled in the center of a frame-shaped insulating resin tape 13.

下層のフィルムキャリア１０の絶縁樹脂テープ１３射状
に配列し、それぞれの先端を、絶縁樹脂テープ１３の外
側に突出させである。The insulating resin tapes 13 of the lower layer film carrier 10 are arranged in a radial pattern, with each tip protruding to the outside of the insulating resin tape 13.

上層のフィルムキャリア２０は、中央部に角形樹脂テー
プ２３を有し、その外側に角形樹脂テープ２３を囲むよ
うに枠形樹脂テープ２４を有する。角形樹脂テープ２３
と枠形樹脂テープ２４とは、４隅が連結した一体構成で
あり、枠形樹脂テープ２４の枠の外形寸法は、下層のフ
ィルムキャリア１０の絶縁樹脂テープ１３よりも十分に
大きい。The upper layer film carrier 20 has a square resin tape 23 in the center, and a frame-shaped resin tape 24 on the outside so as to surround the square resin tape 23. Square resin tape 23
The frame-shaped resin tape 24 has an integral structure in which four corners are connected, and the outer dimensions of the frame of the frame-shaped resin tape 24 are sufficiently larger than the insulating resin tape 13 of the film carrier 10 as the lower layer.

角形樹脂テープ２３と枠形樹脂テープ２４に架橋するよ
うに、下層のフィルムキャリア１０の信号り一部５に対
応して信号リード２５、下層のフィルムキャリア１０の
電源リード７に対応して電源リード２７、及び下層のフ
ィルムキャリア１０のアースリードに対応して図示して
ないアースリードをそれぞれ配設し、それぞれの先端を
、枠形樹脂テープ２４の外側に突出させである。A signal lead 25 is connected to the signal lead 5 of the lower film carrier 10 and a power lead 7 is connected to the power lead 7 of the lower film carrier 10 so as to bridge the square resin tape 23 and the frame resin tape 24. 27 and the ground leads of the lower film carrier 10, which are not shown, are respectively arranged, and the tips of each are made to protrude outside the frame-shaped resin tape 24.

セラミック基板５０の表面に、下層のフィルムキャリア
１０のそれぞれのリードの外側端に対応して、それぞれ
バッド状のパターンを配列し、それぞれのパターン上に
金バンプを設けである。Bad-shaped patterns are arranged on the surface of the ceramic substrate 50, corresponding to the outer ends of the respective leads of the underlying film carrier 10, and gold bumps are provided on each pattern.

これらの短パターンの中で、下層のフィルムキャリア１
０のアースリードに対応する短パターンは、外層アース
パターン（図示せず）に繋がり、さらにスルーホールを
経て内層アースパターン５６−２に接続している。Among these short patterns, the lower film carrier 1
The short pattern corresponding to the ground lead 0 is connected to an outer layer ground pattern (not shown) and further connected to an inner layer ground pattern 56-2 via a through hole.

また、下層のフィルムキャリア１０の電源リード７に対
応する短パターンは、外層電源パターン５７−１に繋が
り、さらにスルーホールを経て内層電源パターン５７−
２に接続している。Further, the short pattern corresponding to the power supply lead 7 of the lower layer film carrier 10 is connected to the outer layer power supply pattern 57-1, and further passes through a through hole to the inner layer power supply pattern 57-1.
Connected to 2.

一方、セラミック基板５０の表面に、上層のフィルムキ
ャリア２０のそれぞれのリードの外側端に対応して、そ
れぞれパッド状の短パターンを配列しである。そして、
それぞれの類パターン上に金バンプを設けである。On the other hand, pad-like short patterns are arranged on the surface of the ceramic substrate 50, corresponding to the outer ends of the respective leads of the upper layer film carrier 20. and,
Gold bumps are provided on each type pattern.

これらの短パターンの中で、上層のフィルムキャリア２
０の信号リード２５に対応する短パターンは、セラミッ
ク基板５０の表面に設けた信号パターン５５に接続して
いる。Among these short patterns, the upper film carrier 2
The short pattern corresponding to the signal lead 25 of 0 is connected to the signal pattern 55 provided on the surface of the ceramic substrate 50.

ＩＣチップ１をセラミック基板５０の表面に載せて、下
層のフィルムキャリア１０をセラミック基板５０の実装
個所に位置合わせし、下層のフィルムキャリア１０のそ
れぞれの信号リード５．アースリード、電源リード７の
総てを、内側に枠形に配列した短パターンのそれぞれに
ボンデングしている。Place the IC chip 1 on the surface of the ceramic substrate 50, align the lower layer film carrier 10 with the mounting location of the ceramic substrate 50, and connect each signal lead 5. of the lower layer film carrier 10. All of the ground leads and power leads 7 are bonded to each of the short patterns arranged in a frame shape inside.

その後、下層のフィルムキャリア１０の上に、上層のフ
ィルムキャリア２０を重ね、上層のフィルムキャリア２
０のそれぞれのリードの内側端を、下層のフィルムキャ
リア１０のそれぞれのリードにボンデングしている。After that, the upper layer film carrier 20 is stacked on the lower layer film carrier 10, and the upper layer film carrier 20 is placed on top of the lower layer film carrier 10.
The inner end of each lead of 0 is bonded to each lead of the underlying film carrier 10.

また、上層のフィルムキャリア２０のそれぞれのリード
の外側端を、セラミック基板５０の外側に枠形に配列し
た短パターンのそれぞれにボンデングしている。Further, the outer ends of the leads of the upper layer film carrier 20 are bonded to each of the short patterns arranged in a frame shape on the outside of the ceramic substrate 50.

上述のように、下層のフィルムキャリアＩＯと上層のフ
ィルムキャリア２０とを多段にセラミック基板５０に実
装しであるので、ＩＣチップｌのアース。As mentioned above, since the lower layer film carrier IO and the upper layer film carrier 20 are mounted on the ceramic substrate 50 in multiple stages, the IC chip 1 is grounded.

及び電源回路は、下層のフィルムキャリア１０のリード
を経て、セラミック基板５０の内層アースパターン５６
−２　、内層電源パターン５７−２　　にそれぞれ接続
されている。The power supply circuit is connected to the inner layer ground pattern 56 of the ceramic substrate 50 via the leads of the lower layer film carrier 10.
-2 and are connected to the inner layer power supply pattern 57-2, respectively.

またＩＣチップ１の信号回路は、下層のフィルムキャリ
ア１０及び上層のフィルムキャリア２０のす上記の下層
のフィルムキャリア１０．及び上層のフィルムキャリア
２０をセラミック基板５０に実装する手段を１．第５図
を参照しながら説明する。Further, the signal circuit of the IC chip 1 is comprised of a lower layer film carrier 10, an upper layer film carrier 20, and a lower layer film carrier 10. and means for mounting the upper layer film carrier 20 on the ceramic substrate 50. This will be explained with reference to FIG.

第５図は従来のボンデング時の断面図であって、下層の
フィルムキャリア１０は、帯状に長い絶縁樹脂テープ３
に一列に連続して配列している。FIG. 5 is a cross-sectional view during conventional bonding.
are arranged in a continuous line.

９１は、下層のフィルムキャリア１０の外側寸法に等し
い角孔を上面に設けた下型であって、角孔がセラミック
基板５０上の所定の位置になるように、セントされてい
る。Reference numeral 91 is a lower mold having a square hole on its upper surface having the same outer dimensions as the lower film carrier 10, and is centered so that the square hole is at a predetermined position on the ceramic substrate 50.

９２は、下型９１の角孔に圧入されて、絶縁樹脂テープ
３から下層のフィルムキャリア１０を打ち抜いて切り離
し、さらに降下して、それぞれのリードを対応する短パ
ターンに一括してボンデングするボンデングツールであ
る。92 is a bonding device which is press-fitted into a square hole of a lower die 91, punches and separates the lower layer film carrier 10 from the insulating resin tape 3, descends further, and bonds each lead in a corresponding short pattern all at once. It's a tool.

よって、帯状の絶縁樹脂テ、−プ３を下型９１の上面に
送り込み、ボンデングツール９２を打ち下ろすと、下層
のフィルムキャリア１０が絶縁樹脂テープ３から切り離
され、それぞれのリードが点線のように屈曲して、セラ
ミック基板５０の表面に設けた対応する短バクーンにボ
ンデングされる。Therefore, when the strip-shaped insulating resin tape 3 is fed onto the upper surface of the lower mold 91 and the bonding tool 92 is struck down, the lower layer film carrier 10 is separated from the insulating resin tape 3, and each lead is separated as shown by the dotted line. It is then bent to a corresponding position and bonded to the corresponding short strip provided on the surface of the ceramic substrate 50.

なお、上層のフィルムキャリア２０も同様の方法によっ
て、ボンデングされる。Note that the upper layer film carrier 20 is also bonded by the same method.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来例の下層のフィルムキャリア１０及び上層のフ
ィルムキャリア２０は、ＩＣチップ１の部分が台形に高
くなった状態で、セラミック基板５０に実装されている
。The lower layer film carrier 10 and the upper layer film carrier 20 of the conventional example described above are mounted on the ceramic substrate 50 with the IC chip 1 portion raised in a trapezoidal shape.

即ち、第５図に例示したように、絶縁樹脂テープ３の下
面がＩＣチップ１の上面とほぼ同一水平面にある状態で
、それぞれのリードの外側端が絶縁樹脂テープ３から切
り離され、その後ボンデングツールによりリードの外側
端が押圧され下方に屈曲した後に、対応する短パターン
にボンデングされるものである。That is, as illustrated in FIG. 5, the outer end of each lead is cut off from the insulating resin tape 3 while the lower surface of the insulating resin tape 3 is on the same horizontal plane as the upper surface of the IC chip 1, and then bonding is performed. After the outer ends of the leads are pressed and bent downward by a tool, they are bonded into corresponding short patterns.

なお、上層のフィルムキャリア２０についても同様であ
る。Note that the same applies to the upper layer film carrier 20.

このようにリードが屈曲する際、リードは捩れたり、或
いは直下の方向でなくずれた方向に降下する。したがっ
て、それぞれのリードの外側端とボンデングすべき短パ
ターンとの間に位置ずれが惹起し、ボンデング強度が弱
くなるという問題点があった。When the lead is bent in this manner, the lead may be twisted or may fall in a direction other than the direction directly below. Therefore, there is a problem in that a positional shift occurs between the outer end of each lead and the short pattern to be bonded, and the bonding strength is weakened.

本発明はこのような点に鑑みて創作されたもので、ボン
デング強度が安定して強くて信頼度が高い１．フィルム
キャリアの実装構造を提供することを目的としている。The present invention was created in view of these points, and has the following features: 1. The bonding strength is stable and strong, and the reliability is high. The purpose is to provide a mounting structure for film carriers.

〔課題を解決するための手段〕[Means to solve the problem]

上記の目的を達成するために本発明は、第１図に例示し
たように、枠形の絶縁樹脂テープ１３の各辺に、信号リ
ード５．アースリード６及び電源リード７が放射状に配
列し、中央部にＩＣチップｌを組み込んだ下層のフィル
ムキャリア１０の構成とする。In order to achieve the above object, the present invention provides signal leads 5. on each side of a frame-shaped insulating resin tape 13 as illustrated in FIG. The lower film carrier 10 has a structure in which ground leads 6 and power leads 7 are arranged radially, and an IC chip 1 is incorporated in the center.

絶縁樹脂テープ１３より大きい枠形樹脂テープ２４の各
辺に、下層のフィルムキャリア１０のそれぞれのリード
に対応した信号リード２５．アースリード２６及び電Ｓ
リード２７が、それぞれ放射状に配列した上層のフィル
ムキャリア２０の構成とする。On each side of the frame-shaped resin tape 24, which is larger than the insulating resin tape 13, there are signal leads 25. corresponding to the respective leads of the lower layer film carrier 10. Earth lead 26 and electric S
The upper layer film carrier 20 has leads 27 arranged radially.

セラミック基板５０の表面に、ＩＣチップ１にほぼ等し
い高さで、ＩＣチップ１を囲むように絶縁体バンブ内枠
６０を設ける。下層のフィルムキャリア１０のそれぞれ
のリードに対応して、絶縁体バンブ内枠６０の枠上面に
信号パターン６５．アースパターン６６及び電源パター
ン６７を設ける。なおこれらパターンうち、選択したパ
ターンはセラミック基板５０の表面に設けたパターンに
接続するものとする。An insulator bump inner frame 60 is provided on the surface of the ceramic substrate 50 at a height substantially equal to the IC chip 1 so as to surround the IC chip 1. Signal patterns 65. A ground pattern 66 and a power pattern 67 are provided. It is assumed that the selected pattern among these patterns is connected to a pattern provided on the surface of the ceramic substrate 50.

セラミック基板５０の表面に、ＩＣチップ１よりわずか
に高い高さで、絶縁体バンプ内枠６０を囲むように絶縁
体バンブ外枠７０を設ける。上層のフィルムキャリア２
０のそれぞれのリードに対応して、絶縁体バンブ外枠７
０の枠上面に信号パターン７５゜アースパターン７６及
び信号パターン７５を設ける。An insulator bump outer frame 70 is provided on the surface of the ceramic substrate 50 at a height slightly higher than the IC chip 1 so as to surround the insulator bump inner frame 60. Upper film carrier 2
Insulator bump outer frame 7 corresponding to each lead of 0
A signal pattern 75°, a ground pattern 76, and a signal pattern 75 are provided on the upper surface of the frame 0.

なおこれらパターンうち、選択したパターンはセラミッ
ク基板５０の表面に設けたパターンに接続するものとす
る。It is assumed that the selected pattern among these patterns is connected to a pattern provided on the surface of the ceramic substrate 50.

そして、下層のフィルムキャリア１０のそれぞれのリー
ドを、絶縁体バンプ内枠６０の対応するパターンにボン
デングする。Then, each lead of the lower layer film carrier 10 is bonded to a corresponding pattern of the insulator bump inner frame 60.

また、上層のフィルムキャリア２０のリードの内側端を
、下層のフィルムキャリア１０の対応するリードにボン
デングし、さらに、上層のフィルムキャリア２０のリー
ドの外側端を、絶縁体バンブ外枠７０の対応するパター
ンにボンデングするものとする。Further, the inner ends of the leads of the upper film carrier 20 are bonded to the corresponding leads of the lower film carrier 10, and the outer ends of the leads of the upper film carrier 20 are bonded to the corresponding leads of the insulator bump outer frame 70. It shall be bonded to the pattern.

〔作用〕[Effect]

上記本発明の下層のフィルムキャリア１０及び上層のフ
ィルムキャリア２０は、水平状態でそれぞれのリードが
絶縁体バンブ内枠６０及び絶縁体バンプ外枠７０の上面
に設けたパターンにそれぞれボンデングされ、セラミッ
ク基板５０に多段に実装されている。The lower layer film carrier 10 and the upper layer film carrier 20 of the present invention have their respective leads bonded to the patterns provided on the upper surfaces of the insulator bump inner frame 60 and the insulator bump outer frame 70 in a horizontal state, and are bonded to the ceramic substrate. 50 is implemented in multiple stages.

即ち、それぞれのリードの外側端が帯状に長いフィルム
キャリアから切り離された、殆どその位置で、それぞれ
のリードは対応するパターンにボンデングされている。That is, each lead is bonded in a corresponding pattern almost at the position where the outer end of each lead is separated from the strip-like long film carrier.

したがって、ボンデング時に、それぞれのリードが変形
する恐れがなくて、ボンデングすべき相手のパターンに
正確に重なるので、ボンデングの強度が強い。Therefore, during bonding, there is no fear that each lead will be deformed, and the leads will accurately overlap the pattern of the partner to be bonded, resulting in strong bonding.

〔実施例〕〔Example〕

以下図を参照しながら、本発明を具体的に説明する。な
お、全図を通じて同一符号は同一対象物を示す。The present invention will be specifically described below with reference to the drawings. Note that the same reference numerals indicate the same objects throughout the figures.

第１図は本発明の実施例の分離した形で示す斜視図であ
り、第２図は本発明の実施例の側断面図である。FIG. 1 is an isolated perspective view of an embodiment of the invention, and FIG. 2 is a side sectional view of an embodiment of the invention.

第１図において、下層のフィルムキャリア１０は、枠形
の絶縁樹脂テープ１３の中央部にＩＣチップ１を組み込
んである。In FIG. 1, a lower film carrier 10 has an IC chip 1 incorporated in the center of a frame-shaped insulating resin tape 13.

下層のフィルムキャリア１０の絶縁樹脂テープ１３の各
辺には、それぞれ多数の信号リード５を放射状に配列し
、それぞれの先端を絶縁樹脂テープ１３の外側に突出さ
せである。A large number of signal leads 5 are arranged radially on each side of the insulating resin tape 13 of the lower layer film carrier 10, and the tips of each signal lead protrude to the outside of the insulating resin tape 13.

また、絶縁樹脂テープ１３の各辺には、アースリード６
か電源リード７か、いずれか−本のリードを信号リード
５に並列して設けである。Also, each side of the insulating resin tape 13 has a ground lead 6.
Either the power lead 7 or the power lead 7 is provided in parallel with the signal lead 5.

２０は、中央部に角形樹脂テープ２３を有し、その外側
に角形樹脂テープ２３を囲むように枠形樹脂テープ２４
を設けた上層のフィルムキャリアである。20 has a square resin tape 23 in the center, and a frame-shaped resin tape 24 surrounding the square resin tape 23 on the outside.
This is an upper layer film carrier with a

角形樹脂テープ２３と枠形樹脂テープ２４とは、４隅が
連結した一体構成であり、枠形樹脂テープ２４の枠の外
形寸法は、下層のフィルムキャリア１０の絶縁樹脂テー
プ１３よりも十分に大きい。The rectangular resin tape 23 and the frame-shaped resin tape 24 have an integral structure in which the four corners are connected, and the outer dimensions of the frame of the frame-shaped resin tape 24 are sufficiently larger than the insulating resin tape 13 of the lower film carrier 10. .

角形樹脂テープ２３と枠形樹脂テープ２４に架橋するよ
うに、下層のフィルムキャリア１０の信号リード５に対
応して信号リード２５を、下層のフィルムキャリア１０
のアースリード６に対応してアースリード２６を、下層
のフィルムキャリア１０の電源リード７に対応して電源
リード２７を、それぞれ配設し、それぞれの先端を、枠
形樹脂テープ２４の外側に突出させである。A signal lead 25 is connected to the lower film carrier 10 corresponding to the signal lead 5 of the lower film carrier 10 so as to bridge the square resin tape 23 and the frame resin tape 24.
An earth lead 26 is provided corresponding to the earth lead 6 of the lower film carrier 10, and a power lead 27 is provided corresponding to the power lead 7 of the lower layer film carrier 10, with the tips of each protruding outside the frame-shaped resin tape 24. It's a shame.

なおそれぞれの信号リード２５．アースリード２６゜電
源リード２７の下面の内側端の所望の位置に、第２図に
示す金バンプ８３を設けである。Note that each signal lead 25. A gold bump 83 shown in FIG. 2 is provided at a desired position on the inner end of the lower surface of the ground lead 26° power supply lead 27.

一方、セラミック基Ｆｉ、５０の表面に、ＩＣチップ１
にほぼ等しい高さで、ＩＣチップ１を囲むように枠形に
誘電体を厚膜形成して、絶縁体ハンプ内枠６０を設けで
ある。On the other hand, an IC chip 1 is placed on the surface of the ceramic base Fi,50.
An insulating hump inner frame 60 is provided by forming a thick dielectric film in a frame shape to surround the IC chip 1 at a height approximately equal to .

そして、絶縁体バンブ内枠６０の枠上面に、下層のフィ
ルムキャリア１０のそれぞれの信号リード５に対応して
厚膜よりなるバッド状の信号パターン６５を、アースリ
ード６に対応して厚膜よりなるパッド状のアースパター
ン６６を、電源リード７に対応して厚膜よりなるパッド
状の電源パターン６７を、それぞれ設けである。Then, pad-shaped signal patterns 65 made of a thick film are formed on the upper surface of the insulating bump inner frame 60 in correspondence with the respective signal leads 5 of the lower layer film carrier 10, and are made of a thick film in correspondence with the ground leads 6. A pad-shaped ground pattern 66 made of a thick film is provided corresponding to the power supply lead 7, and a pad-shaped power supply pattern 67 made of a thick film is provided, respectively.

この枠上面に設けたパターンのうち、アースパターン６
６と電源パターン６７は、枠の側壁に設けたパターンを
奇怪て、セラミック基板５０の表面に設けた、外層アー
スパターン５６−１．　ｂおよび外層電源パターン５７
−１にそれぞれ繋がっている。Among the patterns provided on the top surface of this frame, earth pattern 6
6 and the power supply pattern 67 are the outer layer ground patterns 56-1. b and outer layer power supply pattern 57
-1 respectively.

また、セラミック基板５０の表面に、ＩＣＣチップ上り
わずかに高い高さで、絶縁体バンブ内枠６０を囲むよう
に枠形に誘電体を厚膜形成して、絶縁体バンプ外枠７０
を設けである。Further, on the surface of the ceramic substrate 50, a thick film of dielectric material is formed in a frame shape so as to surround the insulator bump inner frame 60 at a height slightly higher than the ICC chip.
This is provided.

そして、絶縁体バンプ外枠７０の枠上面に、上層のフィ
ルムキャリア２０のそれぞれの信号リード２５に対応し
て厚膜よりなるバッド状の信号パターン７５を、アース
リード２６に対応して厚膜よりなるパッド状のアースパ
ターン７６を、電源リード２７に対応して厚膜よりなる
バッド状の電源パターン７７を、それぞれ設けである。Then, pad-shaped signal patterns 75 made of a thick film are formed on the upper surface of the insulator bump outer frame 70 in correspondence with the respective signal leads 25 of the upper layer film carrier 20 , and thick film patterns 75 are formed in correspondence with the ground leads 26 . A pad-shaped ground pattern 76 is provided, and a pad-shaped power supply pattern 77 made of a thick film is provided corresponding to the power supply lead 27.

この枠上面に設けたパターンのうち、信号パターン７５
は枠の側壁に設けたパターンを奇怪て、セラミンク基板
５０の表面に設けた、信号パターン５５にそれぞれ繋が
っている。Among the patterns provided on the top surface of this frame, signal pattern 75
The patterns formed on the side walls of the frame are strangely connected to signal patterns 55 formed on the surface of the ceramic substrate 50.

なお、上記の信号パターン６５．アースパターン６６、
電源パターン６７のそれぞれの上部に、金バンプ８１を
設け、信号パターン７５．アースパターン７６゜電源パ
ターン７７のそれぞれの上部に、金バンプ８２を設けで
ある。Note that the above signal pattern 65. earth pattern 66,
Gold bumps 81 are provided on top of each of the power supply patterns 67, and the signal patterns 75. Gold bumps 82 are provided on top of each of the ground patterns 76° and the power patterns 77.

上述のように構成した下層のフィルムキャリアＩＯ１及
び上層のフィルムキャリア２０は、第２図に示すように
、セラミック基板５０に多段に実装される。The lower layer film carrier IO1 and the upper layer film carrier 20 configured as described above are mounted in multiple stages on the ceramic substrate 50, as shown in FIG.

即ち、ＩＣチップ１を絶縁体バンプ内枠６０内に挿入し
、水平状態で下層のフィルムキャリア１０を絶縁体バン
プ内枠６０上に載せ、下層のフィルムキャリア１０のそ
れぞれの信号リード、アースリード。That is, the IC chip 1 is inserted into the insulator bump inner frame 60, the lower film carrier 10 is placed on the insulator bump inner frame 60 in a horizontal state, and the signal leads and ground leads of the lower film carrier 10 are connected.

電源リードのリードの外側端を、対応する絶縁体ハンプ
内枠６０の枠上面に設けた、それぞれの対応するパター
ンにボンデングしである。The outer ends of the power supply leads are bonded to their respective corresponding patterns provided on the upper surface of the corresponding insulator hump inner frame 60.

また、上層のフィルムキャリア２０を下層のフィルムキ
ャリア１０の上層に水平状態で重ねて絶縁体バンプ外枠
７０上に載せ、上層のフィルムキャリア２０のそれぞれ
の信号リード、アースリード、電源リードのリードの内
側端を、対応する下層のフィルムキャリア１０のそれぞ
れのリードにボンデングし、さらに上層のフィルムキャ
リア２０のそれぞれの信号リード、アースリード、電源
リードのリードの外側端を、対応する絶縁体バンプ外枠
７０の枠上面に設けた、それぞれの対応するパターンに
ボンデングしである。Further, the upper layer film carrier 20 is horizontally stacked on top of the lower layer film carrier 10 and placed on the insulator bump outer frame 70, and the respective signal leads, ground leads, and power leads of the upper layer film carrier 20 are connected to each other. The inner end is bonded to each lead of the corresponding lower layer film carrier 10, and the outer end of each signal lead, ground lead, and power lead of the upper layer film carrier 20 is bonded to the corresponding insulator bump outer frame. Bonding is performed on the respective corresponding patterns provided on the upper surface of the frame 70.

したがって、ＩＣチップ１のアースは、下層のフィルム
キャリア１０のアースリード６、絶縁体バンプ内枠６０
のアースパターン６６、外層アースパターン５６−１を
経てセラミック基板５０の内層アースパターン５６−２
に接続している。Therefore, the ground of the IC chip 1 is connected to the ground lead 6 of the lower layer film carrier 10 and the insulator bump inner frame 60.
, the inner layer ground pattern 56-2 of the ceramic substrate 50 via the outer layer ground pattern 56-1.
is connected to.

また、ＩＣチップ１の電源回路は、下層のフィルムキャ
リア１０の電源リード７、絶縁体バンプ内枠６０の電源
パターン６７、外層電源パターン５７−１を経てセラミ
ック基板５０の内層電源パターン５７−２に接続してい
る。The power circuit of the IC chip 1 is connected to the inner layer power pattern 57-2 of the ceramic substrate 50 via the power lead 7 of the lower film carrier 10, the power pattern 67 of the insulator bump inner frame 60, and the outer layer power pattern 57-1. Connected.

さらに、■Ｃチ・ノブ１の信号回路は、下層のフィルム
キャリア１０の信号リード５．絶縁体バンプ内枠６０の
信号パターン６５のボンデング点、上層のフィルムキャ
リア２０の信号リード２５．絶縁体バンプ外枠７０の信
号パターン７５を経て、セラミック基板５０の表面に設
けた信号パターン５５に接続している。Furthermore, the signal circuit of the C-chi knob 1 is connected to the signal lead 5 of the lower layer film carrier 10. The bonding point of the signal pattern 65 of the insulator bump inner frame 60, the signal lead 25 of the upper layer film carrier 20. It is connected to the signal pattern 55 provided on the surface of the ceramic substrate 50 via the signal pattern 75 of the insulator bump outer frame 70 .

上述の下層のフィルムキャリア１０及び上層のフィルム
キャリア２０のリードは、それぞれ水平状態で、対応す
るパターンにボンデングされる。The leads of the lower layer film carrier 10 and the upper layer film carrier 20 described above are bonded in corresponding patterns in a horizontal state, respectively.

したがって、ボンデング時に、それぞれのリードが変形
する恐れがなくて、ボンデングすべき相手のパターンに
正確に一致して重なり、ボンデングの強度が安定して強
い。Therefore, during bonding, there is no risk of deformation of each lead, and the leads accurately match and overlap the pattern of the partner to be bonded, so that the bonding strength is stable and strong.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、フィルムキャリアを水平
状態で多段に実装するようにした実装構造であって、ボ
ンデング時にリードが変形等することなくてボンデング
相手のパターンに高精度に一致して重なるので、ボンデ
ング強度が安定して強く、ボンデングの信頼度が高いと
いう実用上で優れた効果がある。As explained above, the present invention is a mounting structure in which film carriers are mounted in multiple stages in a horizontal state, and the leads are not deformed during bonding and overlap with the pattern of the bonding partner with high precision. Therefore, the bonding strength is stable and strong, and the bonding reliability is high, which is an excellent practical effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例の分離した形で示す斜視図、 第２図は本発明の実施例の側断面図、 第３図はフィルムキャリアの斜視図、 第４図は従来例の側断面図、 第５図は従来のボンデング時の断面図である。 図において、 １はＩＣチップ、 ２はフィルムキャリア、 ３．１３は絶縁樹脂テープ、 ５．２５は信号リード、 ６．２６はアースリード、 ７．２７は電源リード、 １０は下層のフィルムキャリア、 ２０は上層のフィルムキャリア、 ２３は角形樹脂テープ、 ２４は枠形樹脂テープ、 ５０はセラミック基板、 ５５は信号パターン、 ６０は絶縁体バンブ内枠、 ７０は絶縁体バンプ外枠、 ６５、７５は信号パターン、 ６６．７６はアースパターン、 ６７．７７は電源パターンを示す。 FIG. 1 is a perspective view in separated form of an embodiment of the invention; FIG. 2 is a side sectional view of an embodiment of the present invention; Figure 3 is a perspective view of the film carrier; Figure 4 is a side sectional view of the conventional example; FIG. 5 is a cross-sectional view during conventional bonding. In the figure, 1 is an IC chip, 2 is a film carrier, 3.13 is insulating resin tape, 5.25 is the signal lead, 6.26 is the earth lead, 7.27 is the power lead, 10 is the lower film carrier; 20 is the upper layer film carrier; 23 is a square resin tape, 24 is a frame-shaped resin tape, 50 is a ceramic substrate; 55 is a signal pattern, 60 is an insulator bump inner frame, 70 is an insulator bump outer frame; 65 and 75 are signal patterns, 66.76 is the earth pattern, 67.77 indicates a power supply pattern.

Claims (1)

【特許請求の範囲】 　枠形の絶縁樹脂テープ（１３）の各辺に、信号リード
（５）、アースリード（６）及び電源リード（７）が放
射状に配列し、中央部にＩＣチップ（１）を組み込んだ
下層のフィルムキャリア（１０）と、 該絶縁樹脂テープ（１３）より大きい枠形樹脂テープ（
２４）の各辺に、該下層のフィルムキャリア（１０）の
リードに対応したリードが、放射状に配列した上層のフ
ィルムキャリア（２０）と、 該ＩＣチップ（１）にほぼ等しい高さで、該ＩＣチップ
（１）を囲むように該セラミック基板（５０）の表面に
設けられ、該下層のフィルムキャリア（１０）のリード
に対応したパターンが枠上面に配列形成された絶縁体バ
ンプ内枠（６０）と、 該ＩＣチップ（１）にほぼ等しい高さで、該絶縁体バン
プ内枠（６０）を囲むように、セラミック基板（５０）
の表面に設けられ、該上層のフィルムキャリア（２０）
のリードに対応したパターンが枠上面に配列形成された
絶縁体バンプ外枠（７０）とを備え、該下層のフィルム
キャリア（１０）のそれぞれのリードを、該絶縁体バン
プ内枠（６０）の対応するパターンにボンデングし、 該上層のフィルムキャリア（２０）のそれぞれのリード
の内側端を、該下層のフィルムキャリア（１０）の対応
するリードに、該上層のフィルムキャリア（２０）のリ
ードの内側端を該絶縁体バンプ外枠（７０）の対応する
パターンに、ボンデングするよう構成したことを特徴と
するフィルムキャリアの実装構造。[Claims] Signal leads (5), ground leads (6), and power leads (7) are arranged radially on each side of the frame-shaped insulating resin tape (13), and an IC chip (1 ), and a frame-shaped resin tape (13) larger than the insulating resin tape (13).
24), leads corresponding to the leads of the lower film carrier (10) are arranged radially on the upper film carrier (20) and the IC chip (1) at approximately the same height. An insulator bump inner frame (60) is provided on the surface of the ceramic substrate (50) to surround the IC chip (1), and has patterns corresponding to the leads of the lower layer film carrier (10) arranged and formed on the top surface of the frame. ), and a ceramic substrate (50) surrounding the insulator bump inner frame (60) at a height approximately equal to that of the IC chip (1).
provided on the surface of the upper layer film carrier (20);
An insulator bump outer frame (70) is provided with patterns corresponding to the leads of the insulator bump outer frame (70) arranged on the top surface of the frame, and each lead of the lower layer film carrier (10) is connected to the insulator bump inner frame (60). bonding in a corresponding pattern, the inner end of each lead of the upper film carrier (20) to the corresponding lead of the lower film carrier (10) and the inner end of the lead of the upper film carrier (20); A mounting structure for a film carrier, characterized in that an end thereof is bonded to a corresponding pattern of the insulator bump outer frame (70).
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