JPH01284971A - Vector processor - Google Patents
Vector processorInfo
- Publication number
- JPH01284971A JPH01284971A JP11590388A JP11590388A JPH01284971A JP H01284971 A JPH01284971 A JP H01284971A JP 11590388 A JP11590388 A JP 11590388A JP 11590388 A JP11590388 A JP 11590388A JP H01284971 A JPH01284971 A JP H01284971A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- mask
- vector data
- information
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 22
- 238000007906 compression Methods 0.000 abstract description 6
- 230000006835 compression Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000013144 data compression Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数個のベクトルデータな保持するベクトル
レジスタ群と、前記ベクトルレジスタ群のベクトル要素
の有効性を示すマスクレジスタを有するベクトル処理装
置に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a vector processing device having a vector register group for holding a plurality of vector data, and a mask register indicating the validity of vector elements of the vector register group. Regarding.
従来、この種のベクトル処理装置は、ベクトルデータの
圧縮を行なう場合、マスクレジスタにセットされている
ベクトルデータだけのベクトルデータへの圧縮、または
リセットされているベクトルデータだけのベクトルデー
タへの圧縮を行なっていた。Conventionally, when compressing vector data, this type of vector processing device compresses only the vector data set in the mask register into vector data, or compresses only the vector data that has been reset into vector data. I was doing it.
上述した従来のベクトル処理装置は、マスクレジスタの
状態がセットされているベクトルデータのみ、またはリ
セットされているベクトルデータのみへの圧縮は行なっ
ているが、同時にマスクレジスタの状態がセットされて
いるベクトルデータとリセットされているベクトルデー
タとに分けることができないため、例えば
Ｄｏ １０１−１．１０００
ＩＦ Ａ（ｒ）、 ＧＥ、 Ｂ（１）
ＴＩＩＥＮ Ｃ（Ｉ） −八（Ｉ） −Ｂ （Ｔ）
・・・・・・（＋）ＥＬＳＥ （：（１） −
８（１）−八（Ｉ） ・・・・・・（２）１０
ＥＮＤ ＩＰ
のような処理があった場合、これをベクトルデ−タの圧
縮を行なって処理しようとすると、Ｔ ＩＩ Ｅ Ｎ側
（（１）式）の処理とＥＬＳＥ側（（２）式）の処理と
で２度行なわなければならないので、そのためにオーバ
ーヘッドか大きくなるという欠点がある。The conventional vector processing device described above compresses only vector data whose mask register state is set or only vector data whose mask register state is reset, but at the same time compresses vector data whose mask register state is set. Since it is not possible to separate the data and the vector data that has been reset, for example, Do 101-1.1000 IF A(r), GE, B(1) TIIEN C(I) -8(I) -B(T)
......(+)ELSE (:(1) -
8(1)-8(I) ・・・・・・(2)10
If there is a process like END IP, and you try to process it by compressing vector data, the process on the T II E N side (Equation (1)) and the process on the ELSE side (Equation (2)) This has to be done twice, which has the disadvantage of increasing overhead.
本発明のベクトル処理装置は、マスクレジスタの各ビッ
トの状態を検出する検出手段と、前記検出手段の検出結
果に応答してベクトルデータの各要素を各々別々のベク
トルレジスタに書込むように制御する制御手段とを存し
ている。The vector processing device of the present invention includes a detection means for detecting the state of each bit of a mask register, and controls to write each element of vector data into a separate vector register in response to the detection result of the detection means. and control means.
したがって、 ＩＦ文内において圧縮を行なう場合に、
真側と偽側で別々に２度にわたって同じ処理をしなくて
よいので、圧縮処理におけるオーバーヘッドを軽減する
ことができる。Therefore, when performing compression within an IF statement,
Since it is not necessary to perform the same processing twice on the true side and the false side, the overhead in compression processing can be reduced.
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は本発明のベクトル処理装置の一実施例を示すブ
ロック図、第２図は本実施例におけるベクトルデータの
圧縮（コンプレス）処理の過程を示す図、第３図は本実
施例におけるベクトルデータの伸長（イクスパンド）処
理の過程を示す図である。FIG. 1 is a block diagram showing an embodiment of the vector processing device of the present invention, FIG. 2 is a diagram showing the process of vector data compression processing in this embodiment, and FIG. 3 is a diagram showing the process of compressing vector data in this embodiment. FIG. 3 is a diagram showing a process of vector data expansion processing.
本実施例は、ベクトルデータを記憶している記憶部１２
と、ベクトルレジスタ（ＶＲ）４，５．６と、それぞれ
ＶＲ４，５，６内のアドレスを示すアドレスレジスタ（
ＡＲ）７，８．９と、信号線４０１、５０１．６０１で
供給されたＶＲ４，５，６のへクトルデータにより演算
を行なう演算部１１と、マスクレジスタ３と、信号線３
０１で供給されたマスクレジスタ３の状態を検出するマ
スク状態検出部ｌＯと、記憶部１２から信号線１２０１
を介してベクトルデータを入力し、またＶＲ４，５，６
からそれぞれ信号線４０２．５０２．６０２を介してベ
クトルデータを入力し、指定されたベクトルレジスタに
出力するクロスバ２と、マスク状態検出部ＩＯを起動し
、またマスク状態検出部１０の検出結果に応答して、ク
ロスバ２およびアドレスレジスタ７．８．９を制御する
ベクトルデータストリーム制御部１とから構成されてい
る。In this embodiment, a storage unit 12 storing vector data is used.
, vector registers (VR) 4, 5.6, and address registers (
AR) 7, 8.9, a calculation unit 11 that performs calculations based on vector data of VRs 4, 5, and 6 supplied via signal lines 401, 501, and 601, a mask register 3, and a signal line 3.
A mask state detection unit lO detects the state of the mask register 3 supplied in 01, and a signal line 1201 from the storage unit 12.
Input vector data via VR4, 5, 6
inputs vector data through signal lines 402, 502, and 602, respectively, starts the crossbar 2 that outputs to the designated vector register and the mask state detector IO, and responds to the detection result of the mask state detector 10. The vector data stream control section 1 controls the crossbar 2 and address registers 7,8, and 9.
次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
（１） まず、通常時におけるデータの流れについて説
明する。(1) First, the flow of data in normal times will be explained.
ベクトルデータストリーム制御部１は、ベクトルデータ
が記憶部１２から信号線１２０１を介して読出されると
、クロスバ２を制御することにより、指定されたベクト
ルレジスタ（ＶＲ４、ＶＲ５、ＶＲ６）へベクトルデー
タをセットする。ＶＲ４、ＶＲ５およびＶＲ６のベクト
ルデータは、ＶＲ４は信号線４０１を、ＶＲ５は信号線
５０１を、ＶＲ６は信号線６０１を各々介することによ
り演算部１１へ送られる。さらに、ＶＲ間転送の時には
、ＶＲ４は信号線４０２を、ＶＲ５は信号線５０２を、
ＶＲ６は信号線６０２を介してクロスバ２へ送られる。When the vector data is read from the storage unit 12 via the signal line 1201, the vector data stream control unit 1 transfers the vector data to the designated vector registers (VR4, VR5, VR6) by controlling the crossbar 2. set. The vector data of VR4, VR5, and VR6 are sent to the calculation unit 11 through the signal line 401 for VR4, the signal line 501 for VR5, and the signal line 601 for VR6. Furthermore, during inter-VR transfer, VR4 uses the signal line 402, VR5 uses the signal line 502,
VR6 is sent to crossbar 2 via signal line 602.
クロスバ２はベクトルデータストリーム制御部１の制御
によりベクトルデータを指定されたベクトルレジスタ（
ＶＲ４、ＶＲ５、ＶＲ６）へ送る。The crossbar 2 stores vector data in a designated vector register (
VR4, VR5, VR6).
（２）次に、コンプレス処理について第２図により説明
する。(2) Next, the compressing process will be explained with reference to FIG.
ＶＲ４のベクトルデータをマスクレジスタ３のマスクが
セットされているベクトルデータのみをＶＲ５にセット
し、リセットされているベクトルデータはＶＲ６にセッ
トする場合のコンプレス処理について説明する（第２図
（ａ）参照）。ベクトルデータストリーム制御部１はコ
ンプレス命令が発行されると、ＡＲ７、ＡＲ８およびＡ
Ｒ９をリセットし、マスク状態検出部ＩＯを起動し、マ
スクレジスタ３の情報を信号線３０１を介して読出すと
共にＶＲ４のベクトルデータＡ（０）を信号線４０２を
介してクロスバ２へ送りＡＲ７を＋１カウントする。マ
スクレジスタ３の内容とベクトルレジスタ（ＶＲ４、Ｖ
Ｒ５、ＶＲ６）の各ベクトルデータとは１対１に対応し
ている。マスク状態検出部ＩＯは、マスクレジスタ３の
情報により、ＶＲ４のベクトル要素Ａ（０）のマスクが
セットされていることを検出し、ベクトルデータストリ
ーム制御部１へ報告する。ベクトルデータストリーム制
御部１はマスク状態検出部ＩＯからの情報を受はクロス
バ２を制御してＶＲ４のベクトル要素Ａ（０）をＶＲ５
へセットしＡＲ８を＋１カウントする（第２図（ｂ）参
照）。次に、ＶＢ４からベクトル要素Ａ（１）を読出し
、信号線４０２を介しクロスバ２へ送ると共にＡＲ７を
＋１カウントする。マスク状態検出部１０はマスクレジ
スタ３のベクトル要素＾（１）に対応するマスクビット
がセットされていることを検出し、ベクトルデータスト
リーム制御部１へ報告する。ベクトルデータストリーム
制御部１はマスク状態検出部１０からの報告を受はクロ
スバ２を制御することによりベクトル要素Ａ （１）を
ＶＢ２にセットしＡＲ８を＋１カウントする。さらに、
ＶＢ４からベクトル要素人（２）を読出し、信号線４０
２を介してクロスバ２へ送ると共にＡＲ７を＋１カウン
トし、マスク状態検出部ＩＯがマスクレジスタ３のベク
トル要素＾（２）に対応するマスクビットが今度はリセ
ットされていることを検出し、結果をベクトルデータス
トリーム制御部１へ報告する。ベクトルデータストリー
ム制御部１はマスク状態検出部ＩＯからの報告によりク
ロスバ２を制御し、今度はベクトル要素Ａ（２）をＶＲ
６ヘセツトしＡＲ９を＋１カウントする（第２図（Ｃ）
参照）。以後、上記処理を続けると、第２図（ｄ）の状
態になり、処理が終Ｙする。We will explain the compressing process when only the vector data of VR4 whose mask is set in the mask register 3 is set to VR5, and the vector data that has been reset is set to VR6 (Figure 2 (a) reference). When the compress command is issued, the vector data stream control unit 1 outputs AR7, AR8 and A.
Reset R9, activate the mask state detection unit IO, read out the information in the mask register 3 via the signal line 301, and send the vector data A(0) of VR4 to the crossbar 2 via the signal line 402 to activate the AR7. Count +1. The contents of mask register 3 and vector registers (VR4, V
There is a one-to-one correspondence with each vector data (R5, VR6). The mask state detection unit IO detects that the mask of the vector element A(0) of the VR 4 is set based on the information in the mask register 3, and reports this to the vector data stream control unit 1. The vector data stream control unit 1 receives the information from the mask state detection unit IO and controls the crossbar 2 to convert the vector element A(0) of VR4 to VR5.
AR8 is counted by +1 (see FIG. 2(b)). Next, vector element A(1) is read from VB4 and sent to crossbar 2 via signal line 402, and AR7 is counted by +1. The mask state detection unit 10 detects that the mask bit corresponding to the vector element ^(1) of the mask register 3 is set, and reports this to the vector data stream control unit 1. When the vector data stream control section 1 receives the report from the mask state detection section 10, it controls the crossbar 2 to set vector element A (1) to VB2 and count AR8 by +1. moreover,
Read vector element person (2) from VB4 and connect signal line 40
2 to the crossbar 2 and counts AR7 by +1, the mask state detection unit IO detects that the mask bit corresponding to the vector element ^(2) of the mask register 3 is now reset, and sends the result. It is reported to the vector data stream control unit 1. The vector data stream control unit 1 controls the crossbar 2 based on the report from the mask state detection unit IO, and this time the vector element A(2) is
Set to 6 and count AR9 +1 (Figure 2 (C)
reference). Thereafter, if the above process is continued, the state shown in FIG. 2(d) will be reached, and the process will end.
（３）最後に、イクスパンド処理について示す第３図に
より説明する。(3) Finally, expand processing will be explained with reference to FIG. 3.
これは、前回のコンプレス命令によってＶＢ２とＶＨ２
に分けられたベクトルデータを元のＶＢ４の形にもどす
処理である。第３図（ａ）の状態からマスクレジスタ３
の情報に基づきＶＢ２およびＶＨ２の内容をイクスパン
ト命令によりＶＢ４にセットするまでの処理について説
明する。This is done by VB2 and VH2 by the previous compress command.
This process returns the divided vector data to its original VB4 format. From the state of FIG. 3(a), mask register 3
The processing up to setting the contents of VB2 and VH2 to VB4 by an expand command based on the information will be explained.
イクスパンド令が発行されると、ベクトルデータストリ
ーム制御部１はマスク状態検出部１０を起動し、マスク
レジスタ３の情報を信号線３０１を介して読出すと共に
ＡＲ７、ＡＲ８およびＡＲ９をリセットする。また、Ｖ
Ｂ２からは信号線５０２を介しベクトル要素へ（０）が
、ＶＨ２からは信号線６０２を介しベクトル要素Ａ（２
）がそれぞれクロスバ２へ送られる。マスク状態検出部
ｌＯはマスクレジスタ３から第１ベクトル要素のマスク
がセットされていることを検出し、ベクトルデータスト
リーム制御部１へ報告する。ベクトルデータストリーム
制御部１はマスク状態検出部１０から送られた情報によ
りＶＢ２から信号線５０２を介して送られてきたベクト
ル要素へ（０）をクロスバ２を制御することによりＶＲ
４ヘセットすると共にＡＲ７およびＡＲ８は＋１カウン
トされる（第３図（ｂ）参照）。ＶＢ２からは上記処理
によりＡＲ８が＋１カウントされたため、ベクトル要素
Ａ（＋）が信号線５０２を介して送られることになる。When the expand command is issued, the vector data stream control unit 1 activates the mask state detection unit 10, reads out information in the mask register 3 via the signal line 301, and resets AR7, AR8, and AR9. Also, V
From B2, vector element A (0) is sent via signal line 502, and from VH2, vector element A (2) is sent via signal line 602.
) are sent to the crossbar 2, respectively. The mask state detection unit IO detects from the mask register 3 that the mask of the first vector element is set, and reports it to the vector data stream control unit 1. The vector data stream control unit 1 sends (0) to the vector element sent from the VB 2 via the signal line 502 based on the information sent from the mask state detection unit 10 by controlling the crossbar 2 to generate VR data.
4 and AR7 and AR8 are counted +1 (see FIG. 3(b)). Since AR8 has been counted +1 by the above process, vector element A(+) is sent from VB2 via signal line 502.
次に、マスク状態検出部ＩＯはマスクレジスタ３の第２
ベクトル要素のマスクがセットされていることを検出し
、ベクトルデータストリーム制御部１へ報告すると、ベ
クトルデータストリーム制御部１がクロスバ２を制御す
ることによりＶＢ２から信号線５０２を介して送られた
ベクトル要素Ａ （１）がＶＢ４にセットされ、ＡＲ７
およびＡＲ８が＋１カウントされる。そのため、ＶＢ２
からはベクトル要素＾（３）が信号線５０２を介しクロ
スバ２へ送られる。Next, the mask state detection unit IO detects the second state of the mask register 3.
When it detects that the vector element mask is set and reports it to the vector data stream control unit 1, the vector data stream control unit 1 controls the crossbar 2 to detect the vector sent from the VB2 via the signal line 502. Element A (1) is set to VB4 and AR7
And AR8 is counted +1. Therefore, VB2
From there, the vector element ^(3) is sent to the crossbar 2 via the signal line 502.
さらに、マスク状態検出部ｌＯはマスクレジスタ３の第
３ベクトル要素のマスクビットの内容を調べると、今度
は、マスクかリセットされていることを検出し、ベクト
ルデータストリーム制御部１へ報告する。ベクトルデー
タストリーム制御部１はマスク状態検出部ｌＯからの報
告を受はクロスバ２を制御することにより今度はＶＨ２
から信号線６０２を介して送られたベクトル要素Ａ（２
）をＶＢ４にセットし、ＡＲ７およびＡＲ９を＋１カウ
ントする。このためＶＨ２からは信号線６０２を介して
ベクトル要素Ａ（４）がクロスバ２へ送られる（第３図
（Ｃ）参照）。以後、上記処理をくり返し、ＶＢ２およ
びＶＨ２にセットされている全てのベクトル要素をマス
クレジスタ３の情報にしたがってＶＢ４にセットしてい
くと、第３図（ｄ）の状態になり処理を終了する。Furthermore, when the mask state detection section 10 checks the contents of the mask bit of the third vector element of the mask register 3, it detects that the mask has been reset, and reports this to the vector data stream control section 1. The vector data stream control unit 1 receives the report from the mask state detection unit 1O and controls the crossbar 2 to output VH2.
Vector element A(2
) to VB4 and count AR7 and AR9 by +1. Therefore, vector element A(4) is sent from VH2 to crossbar 2 via signal line 602 (see FIG. 3(C)). Thereafter, by repeating the above processing and setting all the vector elements set in VB2 and VH2 to VB4 according to the information in the mask register 3, the state shown in FIG. 3(d) is reached and the processing is terminated.
（発明の効果）
以上説明したように本発明は、コンプレス命令を実行す
る際、マスクレジスタの情報により、セット側とリセッ
ト側のベクトルデータを同時に別々のレジスタに書込む
ことにより、 ＩＦ文内においてコンプレスを行なう
場合に、真個と偽側で別々に２度にわたって同じ処理を
しなくてよいので、コンプレス処理におけるオーバーヘ
ッドを軽減することができ、ベクトル処理性能を向上さ
せることかできる効果かある。(Effects of the Invention) As explained above, the present invention, when executing a compress instruction, writes vector data on the set side and the reset side to separate registers at the same time based on the information in the mask register, so that the data can be stored in the IF statement. When performing compression on the true and false sides, it is not necessary to perform the same process twice for the true and false sides, which reduces overhead in the compression process and improves vector processing performance. There is.
第１図は本発明のベクトル処理装置の一実施例を示すブ
ロック図、第２図は本実施例におけるコンプレス命令処
理の過程を示す図、第３図は本実施例におけるイクスバ
ンド命令処理の過程を示す図である。
１・・・ベクトルデータストリーム制御部、２・・・ク
ロスバ、
３・・・マスクレジスタ、
４．５．６−・・ベクトルレジスタ（ＶＲ）、７．８．
９・・・アドレスレジスタ（ＡＲ）、ＩＯ・・・マスク
状態検出部、
１１・・・演算部、
１２・・・記憶部。
第２図FIG. 1 is a block diagram showing an embodiment of the vector processing device of the present invention, FIG. 2 is a diagram showing the process of compress command processing in this embodiment, and FIG. 3 is a diagram showing the process of compress command processing in this embodiment. It is a diagram showing a process. 1... Vector data stream control unit, 2... Crossbar, 3... Mask register, 4.5.6-... Vector register (VR), 7.8.
9... Address register (AR), IO... Mask state detection unit, 11... Arithmetic unit, 12... Storage unit. Figure 2
Claims (1)
タ群と、前記ベクトルレジスタ群のベクトル要素の有効
性を示すマスクレジスタを有するベクトル処理装置にお
いて、 マスクレジスタの各ビットの状態を検出する検出手段と
、前記検出手段の検出結果に応答して前記ベクトルデー
タの各要素を各々別々のベクトルレジスタに書込むよう
に制御する制御手段とを有することを特徴とするベクト
ル処理装置。[Claims] 1. In a vector processing device having a vector register group that holds a plurality of vector data and a mask register that indicates the validity of vector elements of the vector register group, the state of each bit of the mask register is determined. A vector processing device comprising: a detection means for detecting the vector; and a control means for controlling to write each element of the vector data into separate vector registers in response to the detection result of the detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115903A JP2561318B2 (en) | 1988-05-11 | 1988-05-11 | Vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115903A JP2561318B2 (en) | 1988-05-11 | 1988-05-11 | Vector processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284971A true JPH01284971A (en) | 1989-11-16 |
| JP2561318B2 JP2561318B2 (en) | 1996-12-04 |
Family
ID=14674064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115903A Expired - Lifetime JP2561318B2 (en) | 1988-05-11 | 1988-05-11 | Vector processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2561318B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200541A (en) * | 1993-12-28 | 1995-08-04 | Nec Corp | Vector information processor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4108596B2 (en) | 2003-12-04 | 2008-06-25 | 株式会社キッツエスシーティー | Compound automatic valve with manual operation mechanism |
| KR101645965B1 (en) * | 2014-10-20 | 2016-08-08 | 안종민 | High pressure valve for piston type |
-
1988
- 1988-05-11 JP JP63115903A patent/JP2561318B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200541A (en) * | 1993-12-28 | 1995-08-04 | Nec Corp | Vector information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2561318B2 (en) | 1996-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01284971A (en) | Vector processor | |
| JPH01284972A (en) | Vector processor | |
| JPS6227831A (en) | Checking circuit for computing element | |
| JP2990800B2 (en) | Interrupt processing device | |
| JP2888654B2 (en) | Data input control method | |
| JPH0210953A (en) | Serial transmission equipment | |
| US5497481A (en) | Microcomputer computer system having plural programmable timers and preventing memory access operations from interfering with timer start requests | |
| JP2725680B2 (en) | Bus error detection circuit | |
| JPH04180134A (en) | Pseudo error generating system | |
| SU1092484A1 (en) | Information input device | |
| JP2804406B2 (en) | Pulse measuring device | |
| JPH01142967A (en) | Coprocessor control system | |
| JPS6053889B2 (en) | Parity check method | |
| JPS62100832A (en) | Arithmetic checking circuit | |
| JPS61285538A (en) | Information processor | |
| JPH0488452A (en) | Data absence detecting circuit | |
| JPS6314244A (en) | Error processing circuit | |
| JPH0269838A (en) | Abnormality processor for data processor | |
| JPH0353370A (en) | Parallel processor for information processor | |
| JPH04324534A (en) | Data processor | |
| JPH04245333A (en) | Information processor | |
| JPH01316826A (en) | Register file address circuit | |
| JPH04138532A (en) | Runaway detecting circuit | |
| JPS5856139B2 (en) | Error detection method | |
| JPS62216048A (en) | Runaway detecting system for processor |