JPH01284115A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01284115A JPH01284115A JP11416388A JP11416388A JPH01284115A JP H01284115 A JPH01284115 A JP H01284115A JP 11416388 A JP11416388 A JP 11416388A JP 11416388 A JP11416388 A JP 11416388A JP H01284115 A JPH01284115 A JP H01284115A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- input signal
- switching means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、高速で信号処理を行なう加算器、比較器な
どに適用して好適なCMOS型のFET(電界効果トラ
ンジスタ)を用いた不一致処理若しくは一致処理を行な
う論理回路に間する。
どに適用して好適なCMOS型のFET(電界効果トラ
ンジスタ)を用いた不一致処理若しくは一致処理を行な
う論理回路に間する。
[従来の技術]
近年、電子機器においてはコンピユータ化が進み、多く
の電子機器では機器内部の信号処理がアナログ処理から
デジタル処理へと変換されつつある。
の電子機器では機器内部の信号処理がアナログ処理から
デジタル処理へと変換されつつある。
このように信号処理がデジタル化されるにつれて、複雑
な信号処理が要求される。その結果、デジタル処理を行
なう電子機器においては加算器、比較器等の論理回路が
適所に多数設けられている。
な信号処理が要求される。その結果、デジタル処理を行
なう電子機器においては加算器、比較器等の論理回路が
適所に多数設けられている。
複雑な信号処理を高速で行なうためには、各論理回路を
高速化する必要がある。このような高速処理を行なう論
理回路として、不一致回路(エクスクル−ジブオア回路
)はその好例である。
高速化する必要がある。このような高速処理を行なう論
理回路として、不一致回路(エクスクル−ジブオア回路
)はその好例である。
従来から知られている不一致回路の一例を第5図に示す
。
。
第5図に示すように、不一致回路20は入力端子At
B及び出力端子Cを有し、入力端子A、 Bから供
給された入力信号a、 bを反転するインバータ21
.22、高速化を図るために設けられたスイッチング用
トランスファーゲート23.24、出力信号をプルダウ
ンするためのCM OS型NチヤンネルF E T 2
5.26で構成されている。
B及び出力端子Cを有し、入力端子A、 Bから供
給された入力信号a、 bを反転するインバータ21
.22、高速化を図るために設けられたスイッチング用
トランスファーゲート23.24、出力信号をプルダウ
ンするためのCM OS型NチヤンネルF E T 2
5.26で構成されている。
この構成における真理値を第6図に示す。
不一致回路20の論理動作を以下に詳述する。
まず、トランスファーゲート23はトランスファーゲー
ト23の両端23 a、 23 bに供給される電圧
がV23aがローレベル、V23bがハイレ・\ルのと
き、ゲートが開放され、入力端に供給された信号がその
まま出力される。
ト23の両端23 a、 23 bに供給される電圧
がV23aがローレベル、V23bがハイレ・\ルのと
き、ゲートが開放され、入力端に供給された信号がその
まま出力される。
同様にして、トランスファーゲート24の場合でも、そ
の両端24a、24bに供給される電圧がV24aがロ
ーレベル、V24bがハイレベルのとき、ゲートが開放
される。
の両端24a、24bに供給される電圧がV24aがロ
ーレベル、V24bがハイレベルのとき、ゲートが開放
される。
インバータ21て入力端子Aから供給された信号aが反
転される。その出力信号dが上述したトランスファーゲ
ート23の人力#423 c、トランスファーゲート2
4の入力端24a及びNチャンネルFET25のゲート
に供給される。
転される。その出力信号dが上述したトランスファーゲ
ート23の人力#423 c、トランスファーゲート2
4の入力端24a及びNチャンネルFET25のゲート
に供給される。
同様にしてインバータ22において入力端子Bから供給
された信号すが反転され、その出力信号eがトランスフ
ァーゲート24の入力端24c、トランスファーゲート
23の入力端23a及びNチャンネルFET2Gのゲー
トに供給される。
された信号すが反転され、その出力信号eがトランスフ
ァーゲート24の入力端24c、トランスファーゲート
23の入力端23a及びNチャンネルFET2Gのゲー
トに供給される。
トランスファーゲート23ではインバータ22の出力信
号eと、その入力信号すによってゲートが開放されると
、即ち信号レベルがeがローレベル、bがハイレベルの
ときその出力信号は出力端子Cに出力される。
号eと、その入力信号すによってゲートが開放されると
、即ち信号レベルがeがローレベル、bがハイレベルの
ときその出力信号は出力端子Cに出力される。
トランスファーゲート24も同様にインバータ21の入
出力信号a、 dによってゲートが開放されると(d
がローレベル、aがハイレベル)、その出力信号は出力
端子Cに出力される。
出力信号a、 dによってゲートが開放されると(d
がローレベル、aがハイレベル)、その出力信号は出力
端子Cに出力される。
プルダウン用のNチャンネルFET25はそのドレイン
にトランスファーゲー)23.24の出力信号が供給さ
れ、ソースがNチャンネルF E ′r26のドレイン
と接続されている。
にトランスファーゲー)23.24の出力信号が供給さ
れ、ソースがNチャンネルF E ′r26のドレイン
と接続されている。
また、同様にプルダウン用のNチャンネルFET26の
ソースはグランドに接続されている。
ソースはグランドに接続されている。
したがって、NチャンネルFET25.26が共に動作
すると、出力端子Cの信号は接地される。
すると、出力端子Cの信号は接地される。
このような構成の不一致回路20において、第6図に示
した真理値から明かなように入力信号a。
した真理値から明かなように入力信号a。
bが共にハイレベル信号のとき、インバータ21゜22
の出力信号d+ eはローレベルとなり、トランスフ
ァーゲート23.24は共に動作される。
の出力信号d+ eはローレベルとなり、トランスフ
ァーゲート23.24は共に動作される。
また、NチャンネルFET25.26は共にオフ状態と
なる。その結果、出力端子Cにはトランスファーゲー)
23.24を通過した入力信号の反転信号d、 e、
即ちローレベル信号が出力される。
なる。その結果、出力端子Cにはトランスファーゲー)
23.24を通過した入力信号の反転信号d、 e、
即ちローレベル信号が出力される。
次に、入力信号aがローレベルで入力信号すがハイレベ
ルの時を説明する。この場合、インバータ21の出力は
ハイレベルとなり、インバータ22の出力はローレベル
となる。
ルの時を説明する。この場合、インバータ21の出力は
ハイレベルとなり、インバータ22の出力はローレベル
となる。
その結果、トランスファーゲート23は動作し、入力信
号aの反転信号d(ハイレベル)が出力端子Cに供給さ
れる。
号aの反転信号d(ハイレベル)が出力端子Cに供給さ
れる。
また、トランスファーゲート24はオフ状態となり、反
転信号eはトランスファーゲート24を通過しない。
転信号eはトランスファーゲート24を通過しない。
一方、FET25は動作するが、FET26が動作しな
いため、出力端子Cはグランドと切断される。
いため、出力端子Cはグランドと切断される。
その結果、出力端子Cにはハイレベル信号が出力される
。
。
また、入力信号aがハイレベルで、入力信号1〕がロー
レベルのときは、トランスファーゲート23は動作され
ず、トランスファーゲート24が動作される。
レベルのときは、トランスファーゲート23は動作され
ず、トランスファーゲート24が動作される。
NチャンネルFET25は動作されず、FET26が動
作する。その結果、出力端子Cとグランドは切断され、
出力端子にはトランスファーゲート24を通過した信号
が出力される。
作する。その結果、出力端子Cとグランドは切断され、
出力端子にはトランスファーゲート24を通過した信号
が出力される。
この場合、出力端子Cにはトランスファーゲート24を
通過した信号e(ハイレベル)が出力される。
通過した信号e(ハイレベル)が出力される。
入力信号a、 bが共にローレベルのときは、トラン
スファーゲート23.24が共に動作しない。
スファーゲート23.24が共に動作しない。
このとき、NチャンネルFET25.26は共に動作す
るため、出力端子Cはグランドと接続される。その結果
、出力信号はローレベル信号とな〔発明が解決しようと
する課題] ところで、上述したような構成の、不一致回路20ては
高速性は有しているものの回路を構成する素子の数が多
く、小型化が困難になる問題点があった。
るため、出力端子Cはグランドと接続される。その結果
、出力信号はローレベル信号とな〔発明が解決しようと
する課題] ところで、上述したような構成の、不一致回路20ては
高速性は有しているものの回路を構成する素子の数が多
く、小型化が困難になる問題点があった。
特に、IC化による機器の小型化が進む近年、1史用頻
度が高いこのような不一致回路においては素子数が多く
なると機器全体が大きくなるなどの問題を生じる虞れが
あった。
度が高いこのような不一致回路においては素子数が多く
なると機器全体が大きくなるなどの問題を生じる虞れが
あった。
そこで、この発明ではこのような従来の問題点を構成簡
単に解決したものであって、高速性を有すると共に素子
数の減少をはかることができる不一致若しくは一致処理
機能を有する論理回路を提案するものである。
単に解決したものであって、高速性を有すると共に素子
数の減少をはかることができる不一致若しくは一致処理
機能を有する論理回路を提案するものである。
[課題を解決するための手段]
上述の問題1点を解決するため、この発明においては、
第1の人力(g号を反転して出力するインバータ回路と
、 第1の入力信号と第2の入力信号とによって制御される
第1のスイッチング手段と、 インバータ回路の出力信号と第2の入力18号によって
制御される第2のスイッチング手段とを具備するように
したことを特徴とするものである。
第1の人力(g号を反転して出力するインバータ回路と
、 第1の入力信号と第2の入力信号とによって制御される
第1のスイッチング手段と、 インバータ回路の出力信号と第2の入力18号によって
制御される第2のスイッチング手段とを具備するように
したことを特徴とするものである。
[作 用]
この構成において、第1図に示すような論理口′#i(
不一致回路)1では、第1の入力信号aはインバータ回
路2によってそのレベルが反転されて出力される。
不一致回路)1では、第1の入力信号aはインバータ回
路2によってそのレベルが反転されて出力される。
第1のスイッチング手段(PチャンネルF E T)5
において第1の入力信号aと第2の入力信号すが異なる
信号レベルの場合、動作状態となり、ハイレベルの信号
が出力される。
において第1の入力信号aと第2の入力信号すが異なる
信号レベルの場合、動作状態となり、ハイレベルの信号
が出力される。
一方、第2のスイッチング手段(NチャンネルFET)
[3は第1の入力信号aの反転信号fと、第2の入力信
号すが異なる信号レベルのとき動作状態となり、ローレ
ベル信号が出力される。
[3は第1の入力信号aの反転信号fと、第2の入力信
号すが異なる信号レベルのとき動作状態となり、ローレ
ベル信号が出力される。
したがって、高速性を失うことなく、回路を構成する素
子数を減少させることができる。
子数を減少させることができる。
[実 施 例コ
続いて、この発明に係る論理回路の一例を第1図以下を
参照して詳細に説明する。
参照して詳細に説明する。
第1図は不一致回路1を示し、不一致回路1における入
力信号al bと出力信号Cの関係即ち、真理値を第
2図に示す。
力信号al bと出力信号Cの関係即ち、真理値を第
2図に示す。
第1図に示すように不一致回路1は、Pチャン贋ルのF
ET3とNチャンネルのFET4が並列に接続されたイ
ンバータ回路2、第1のスイッチング手段であるPチャ
ンネルのFET5、第2のスイッチング手段であるNチ
ャンネルのFET6て構成されている。
ET3とNチャンネルのFET4が並列に接続されたイ
ンバータ回路2、第1のスイッチング手段であるPチャ
ンネルのFET5、第2のスイッチング手段であるNチ
ャンネルのFET6て構成されている。
まず、インバータ回路2では入力信号aがハイレベルで
あるときは、NチャンネルのFET・lが導通ずるため
、出力はローレベルとなる。
あるときは、NチャンネルのFET・lが導通ずるため
、出力はローレベルとなる。
また、入力信号aがローレベルのときはPチャンネルの
FET3が導通して出力はハイレベルとなる。
FET3が導通して出力はハイレベルとなる。
したがって、インバータ回路2によって入力信号aの信
号レベルが反転された信号fが出力されろ。
号レベルが反転された信号fが出力されろ。
第1のスイッチング手段5はそのゲートに第2の入力信
号すが供給され、ソース側に供給されろ第1の入力信号
aと異なる信号レベルのとき動作し、出力はハイレベル
となる。
号すが供給され、ソース側に供給されろ第1の入力信号
aと異なる信号レベルのとき動作し、出力はハイレベル
となる。
、 また、第2のスイッチング手段6も同様にゲート
に供給される第2の入力信号すと、ソース側に供給され
るインバータ回路2の出力信号fとが鴇なる信号レベル
のとき動作し、このときの出力は口・−レベルとなる。
に供給される第2の入力信号すと、ソース側に供給され
るインバータ回路2の出力信号fとが鴇なる信号レベル
のとき動作し、このときの出力は口・−レベルとなる。
したがって、第1及び第2の人力1g号a、 bが共
にローレベルのときは、インバータ回路2からは出力信
号f(ハイレベル)が出力される。
にローレベルのときは、インバータ回路2からは出力信
号f(ハイレベル)が出力される。
その結果、第2のスイッチング手段6が導通して、出力
レベルはローレベルとなる。
レベルはローレベルとなる。
同様にして、第1及び第2の入力信号a、 bが共に
ハイレベルのとき、インバータ回路2からの出力信号f
はローレベルとなる。
ハイレベルのとき、インバータ回路2からの出力信号f
はローレベルとなる。
この場合もスイッチング手段6が動作し、出力信号はロ
ーレベルとなる。
ーレベルとなる。
一方、第1の入力信号aがローレベルで、第2の入力信
号すがハイレベルのとき、インバータ出力fはハイレベ
ルとなり、第1のスイッチング手段5が導通ずる。
号すがハイレベルのとき、インバータ出力fはハイレベ
ルとなり、第1のスイッチング手段5が導通ずる。
その結果、出力端子Cに出力される信号の1ノベルはハ
イレベルとなる。
イレベルとなる。
同様にして、第1の入力信号aがハイレベルで、第2の
入力信号すがローレベルのときも、第1のスイッチング
手段5が動作し、出力端子Cにはハイレベル信号が出力
される。
入力信号すがローレベルのときも、第1のスイッチング
手段5が動作し、出力端子Cにはハイレベル信号が出力
される。
したがって、第2図に示すように入力信号a。
bが同一レベルの場合は、出力18号はローレベルとな
り、入力信号a、 bが異なるレベルのときには出力
信号はハイレベルとなるような不一致出力が得られる。
り、入力信号a、 bが異なるレベルのときには出力
信号はハイレベルとなるような不一致出力が得られる。
ところで、上述した構成の不一致回路1はこの発明に係
る論理回路の一例であり、池の実施例として一致回路を
第3図に示す。
る論理回路の一例であり、池の実施例として一致回路を
第3図に示す。
一致回路10と不一致回路1の異なるところは、第1及
び第2のスイッチング手段の極性(導通型)を逆にした
点である。
び第2のスイッチング手段の極性(導通型)を逆にした
点である。
即ち、第1のスイッチング手段の極性をNチャンネルF
ET7とし、第2のスイッチング手段をPチャンネルF
ET8としている。
ET7とし、第2のスイッチング手段をPチャンネルF
ET8としている。
したがって、第4図の真理値からも明かなように第1及
び第2の入力信号a、 bが同じレベルのときは第2
のスイッチング手段8が導通し、出力端子Cにはハイレ
ベルの信号が出力される。
び第2の入力信号a、 bが同じレベルのときは第2
のスイッチング手段8が導通し、出力端子Cにはハイレ
ベルの信号が出力される。
また、入力信号a、 bの信号レベルが異なる場合は
、第1のスイッチング手段7が動作し、ローレベル信号
が出力される。
、第1のスイッチング手段7が動作し、ローレベル信号
が出力される。
ところで、上述した不一致回路1において、同じ構成の
回路をカスケード接続した場合、一方の回路の出力信号
を他方の回路における第2の入力信号すとして供給する
と、NチャンネルFETが導通したときにおこる電圧降
下を1段分の電圧降下に抑制できる。
回路をカスケード接続した場合、一方の回路の出力信号
を他方の回路における第2の入力信号すとして供給する
と、NチャンネルFETが導通したときにおこる電圧降
下を1段分の電圧降下に抑制できる。
そのため、電圧降下が非常に少なくなり、駆動能力が低
下しない。
下しない。
また、一致回路10においては同じ構成の回路をカスケ
ード接続したときは、一方の回路の出力信号を他方の回
路における第1の入力信号aとして供給すると、Nチャ
ンネルFETによる電圧降下が1段分の電圧降下のみと
なり、駆動能力を下げることなく出力電圧をほぼ一定に
することができる。
ード接続したときは、一方の回路の出力信号を他方の回
路における第1の入力信号aとして供給すると、Nチャ
ンネルFETによる電圧降下が1段分の電圧降下のみと
なり、駆動能力を下げることなく出力電圧をほぼ一定に
することができる。
[発明の効果]
以上説明したように、この発明は、第1の入力信号を反
転して出力するインバータ回路と、第1の入力信号と第
2の入力信号とによって制御される第1のスイッチング
手段と、 インバータ回路の出力信号と第2の入力信号によって制
御される第2のスイッチング手段とを具備するようにし
たことを特徴とするものである。
転して出力するインバータ回路と、第1の入力信号と第
2の入力信号とによって制御される第1のスイッチング
手段と、 インバータ回路の出力信号と第2の入力信号によって制
御される第2のスイッチング手段とを具備するようにし
たことを特徴とするものである。
この発明の構成によれば、高速性を有し、且つ回路を構
成する素子の数を減少させることができる。
成する素子の数を減少させることができる。
その結果、論理回路を複数備える電子機器の小型化を図
ることができる。
ることができる。
また、CMO9型のFETを用いていることから消費電
力が低減され、また出力電圧の降下が少なく出力電圧を
ほぼ一定にすることができる。
力が低減され、また出力電圧の降下が少なく出力電圧を
ほぼ一定にすることができる。
したがって、この発明に係る論理回路は上述したような
高速で信号処理を行なう加算器、比較器などの不一致あ
るいは一致回路に適用して極めて好適である。
高速で信号処理を行なう加算器、比較器などの不一致あ
るいは一致回路に適用して極めて好適である。
第1図はこの発明に係る論理回路の一例である不一致回
路の構成を示す図、第2図は不一致回路における入力信
号と出力信号の関係を示す図、第3図はこの発明に係る
論理回路の他の実施例である一致回路の構成を示す図、
第4図は一致回路における入力信号と出力信号の関係を
示す図、第5図は従来の不一致回路の構成を示す図、第
6図は従来の不一致回路における各信号の関係を示す図
である。 1拳・・不一致回路 2・・・インバータ回路 5.7・拳・第1のスイッチング手段 6.8・・・第2のスイッチング手段 IO・・・−数回路 a・・・第1の入力信号 b・・・第2の入力信号 C・・・出力信号 特許出願人 シャープ株式会社 1:不−散回了与 第1図 第2図 10ニ一致口路 第3図 第4図 第5図 第6図
路の構成を示す図、第2図は不一致回路における入力信
号と出力信号の関係を示す図、第3図はこの発明に係る
論理回路の他の実施例である一致回路の構成を示す図、
第4図は一致回路における入力信号と出力信号の関係を
示す図、第5図は従来の不一致回路の構成を示す図、第
6図は従来の不一致回路における各信号の関係を示す図
である。 1拳・・不一致回路 2・・・インバータ回路 5.7・拳・第1のスイッチング手段 6.8・・・第2のスイッチング手段 IO・・・−数回路 a・・・第1の入力信号 b・・・第2の入力信号 C・・・出力信号 特許出願人 シャープ株式会社 1:不−散回了与 第1図 第2図 10ニ一致口路 第3図 第4図 第5図 第6図
Claims (1)
- (1)第1の入力信号を反転して出力するインバータ回
路と、 第1の入力信号と第2の入力信号とによって制御される
第1のスイッチング手段と、 上記インバータ回路の出力信号と第2の入力信号によっ
て制御される第2のスイッチング手段とを具備するよう
にしたことを特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11416388A JPH01284115A (ja) | 1988-05-11 | 1988-05-11 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11416388A JPH01284115A (ja) | 1988-05-11 | 1988-05-11 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01284115A true JPH01284115A (ja) | 1989-11-15 |
Family
ID=14630741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11416388A Pending JPH01284115A (ja) | 1988-05-11 | 1988-05-11 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01284115A (ja) |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120028315A (ko) * | 2009-04-30 | 2012-03-22 | 텔라 이노베이션스, 인코포레이티드 | Xor 및 xnor 로직을 위한 회로 및 레이아웃 |
US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US8816402B2 (en) | 2008-03-13 | 2014-08-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor |
US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US8951916B2 (en) | 2007-12-13 | 2015-02-10 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US8966424B2 (en) | 2007-03-07 | 2015-02-24 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9240413B2 (en) | 2006-03-09 | 2016-01-19 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
US9269702B2 (en) | 2009-10-13 | 2016-02-23 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the same |
US9336344B2 (en) | 2006-03-09 | 2016-05-10 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
-
1988
- 1988-05-11 JP JP11416388A patent/JPH01284115A/ja active Pending
Cited By (79)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9741719B2 (en) | 2006-03-09 | 2017-08-22 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US10217763B2 (en) | 2006-03-09 | 2019-02-26 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid |
US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
US8823062B2 (en) | 2006-03-09 | 2014-09-02 | Tela Innovations, Inc. | Integrated circuit with offset line end spacings in linear gate electrode level |
US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
US9754878B2 (en) | 2006-03-09 | 2017-09-05 | Tela Innovations, Inc. | Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires |
US9711495B2 (en) | 2006-03-09 | 2017-07-18 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9673825B2 (en) | 2006-03-09 | 2017-06-06 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US9589091B2 (en) | 2006-03-09 | 2017-03-07 | Tela Innovations, Inc. | Scalable meta-data objects |
US9443947B2 (en) | 2006-03-09 | 2016-09-13 | Tela Innovations, Inc. | Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same |
US8921896B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit including linear gate electrode structures having different extension distances beyond contact |
US8921897B2 (en) | 2006-03-09 | 2014-12-30 | Tela Innovations, Inc. | Integrated circuit with gate electrode conductive structures having offset ends |
US8946781B2 (en) | 2006-03-09 | 2015-02-03 | Tela Innovations, Inc. | Integrated circuit including gate electrode conductive structures with different extension distances beyond contact |
US8952425B2 (en) | 2006-03-09 | 2015-02-10 | Tela Innovations, Inc. | Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length |
US9425145B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9425272B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US9425273B2 (en) | 2006-03-09 | 2016-08-23 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same |
US9240413B2 (en) | 2006-03-09 | 2016-01-19 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
US9336344B2 (en) | 2006-03-09 | 2016-05-10 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US10074640B2 (en) | 2007-03-05 | 2018-09-11 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US8966424B2 (en) | 2007-03-07 | 2015-02-24 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US9595515B2 (en) | 2007-03-07 | 2017-03-14 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit defined within dynamic array section |
US9424387B2 (en) | 2007-03-07 | 2016-08-23 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US8756551B2 (en) | 2007-08-02 | 2014-06-17 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US8759882B2 (en) | 2007-08-02 | 2014-06-24 | Tela Innovations, Inc. | Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos |
US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
US9281371B2 (en) | 2007-12-13 | 2016-03-08 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US8951916B2 (en) | 2007-12-13 | 2015-02-10 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9202779B2 (en) | 2008-01-31 | 2015-12-01 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US9530734B2 (en) | 2008-01-31 | 2016-12-27 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US8866197B2 (en) | 2008-03-13 | 2014-10-21 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature |
US8847329B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts |
US9208279B2 (en) | 2008-03-13 | 2015-12-08 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods |
US9081931B2 (en) | 2008-03-13 | 2015-07-14 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer |
US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
US9536899B2 (en) | 2008-03-13 | 2017-01-03 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
US8872283B2 (en) | 2008-03-13 | 2014-10-28 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature |
US9117050B2 (en) | 2008-03-13 | 2015-08-25 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications |
US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
US9213792B2 (en) | 2008-03-13 | 2015-12-15 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
US9245081B2 (en) | 2008-03-13 | 2016-01-26 | Tela Innovations, Inc. | Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods |
US8853793B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends |
US8835989B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications |
US8853794B2 (en) | 2008-03-13 | 2014-10-07 | Tela Innovations, Inc. | Integrated circuit within semiconductor chip including cross-coupled transistor configuration |
US8847331B2 (en) | 2008-03-13 | 2014-09-30 | Tela Innovations, Inc. | Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures |
US8816402B2 (en) | 2008-03-13 | 2014-08-26 | Tela Innovations, Inc. | Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor |
US8836045B2 (en) | 2008-03-13 | 2014-09-16 | Tela Innovations, Inc. | Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track |
US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US9390215B2 (en) | 2008-03-27 | 2016-07-12 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US8759985B2 (en) | 2008-03-27 | 2014-06-24 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
KR20160075788A (ko) * | 2009-04-30 | 2016-06-29 | 텔라 이노베이션스, 인코포레이티드 | Xor 및 xnor 로직을 위한 회로 및 레이아웃 |
JP2014222951A (ja) * | 2009-04-30 | 2014-11-27 | テラ イノヴェイションズ インコーポレイテッド | Xor及びxnorロジックの回路及びレイアウト |
KR20120028315A (ko) * | 2009-04-30 | 2012-03-22 | 텔라 이노베이션스, 인코포레이티드 | Xor 및 xnor 로직을 위한 회로 및 레이아웃 |
JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Xor及びxnorロジックの回路及びレイアウト |
JP2017069981A (ja) * | 2009-04-30 | 2017-04-06 | テラ イノヴェイションズ インコーポレイテッド | Xor及びxnorロジックの回路及びレイアウト |
KR20160136459A (ko) * | 2009-04-30 | 2016-11-29 | 텔라 이노베이션스, 인코포레이티드 | Xor 및 xnor 로직을 위한 회로 및 레이아웃 |
US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9269702B2 (en) | 2009-10-13 | 2016-02-23 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the same |
US9530795B2 (en) | 2009-10-13 | 2016-12-27 | Tela Innovations, Inc. | Methods for cell boundary encroachment and semiconductor devices implementing the same |
US9704845B2 (en) | 2010-11-12 | 2017-07-11 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
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