JPH01279500A - Sample-and-hold amplifier circuit - Google Patents
Sample-and-hold amplifier circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はサンプル・ホールド増幅回路に関し、特にホー
ルドコンデンサ、差動増幅器及び定電流源回路を備えた
サンプル・ホールド増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a sample-and-hold amplifier circuit, and more particularly to a sample-and-hold amplifier circuit equipped with a hold capacitor, a differential amplifier, and a constant current source circuit.
従来、この種のサンプル・ホールド増幅回路は、−例と
して、第４図に示すような回路構成となっている。Conventionally, this type of sample-and-hold amplifier circuit has a circuit configuration as shown in FIG. 4, for example.
第４図において、１は入力端子Ｔ＋より入力されるアナ
ログ電圧の入力信号Ｖ１をサンプリング制御パルスＶＳ
Ｃによりサンプリングするサンプリングスイッチ回路、
２はサンプリングスイッチ回路１の出力電圧により充電
されこの電圧をホールドするためのホールドコンデンサ
である。また、ホールドコンデンサ２によりホールドさ
れた電圧はソースを共通にしたＮチャネルのトランジス
タＱｌ、Ｑ２及びトランジスタＱｌ、Ｑ４により構成さ
れた帰還量１の差動増幅器３を介して出力される。In FIG. 4, 1 is a sampling control pulse VS which is an analog voltage input signal V1 inputted from the input terminal T+.
a sampling switch circuit that samples by C;
A hold capacitor 2 is charged by the output voltage of the sampling switch circuit 1 and is used to hold this voltage. Further, the voltage held by the hold capacitor 2 is outputted via a differential amplifier 3 with a feedback amount of 1, which is constituted by N-channel transistors Ql, Q2 and transistors Ql, Q4 having a common source.
差動増幅器３は、ホールドコンデンサ２の電圧をトラン
ジスタＱ１のゲートから入力し、トランジスタＱ２のゲ
ート及びドレインから出力する。The differential amplifier 3 inputs the voltage of the hold capacitor 2 from the gate of the transistor Q1, and outputs it from the gate and drain of the transistor Q2.
また、トランジスタＱｌ、Ｑ２のソースは定電流源回路
４と接続されている。Further, the sources of the transistors Ql and Q2 are connected to a constant current source circuit 4.
したがって、入力された入力信号Ｖｌは、サンプリング
スイッチ回Ｉｉ！８１が蘭している間はホールドコンデ
ンサ２を充電し、サンプリングスイッチ回路１が開いて
いる間はホールドコンデンサ２に充電された電圧をホー
ルドし、入力信号■１のサンプリング時の電圧とほぼ等
しい電圧を出力端子Ｔｏから出力（Ｖｏ）する。Therefore, the input signal Vl is inputted at the sampling switch times Ii! While 81 is on, the hold capacitor 2 is charged, and while the sampling switch circuit 1 is open, the voltage charged in the hold capacitor 2 is held, and the voltage is approximately equal to the voltage at the time of sampling the input signal 1. is output (Vo) from the output terminal To.
上述した従来のサンプル・ホールド増幅回路は、ホール
ドコンデンサ２の電圧を差動増幅器３のトランジスタＱ
ｌのゲートで受け、トランジスタＱｌ、Ｑ２のソースは
定電流源回路４と接続する構成となっている。トランジ
スタＱ１のゲート・ソース間には容量が存在するなめ、
サンプリングスイッチ回路１が、閉じているサンプリン
グ期間に比べてトランジスタＱｌ、Ｑ２を含む差動増幅
器３の応答時間が長いと、サンプリングスイッチ回路１
が開きホールド期間に入ってもトランジスタＱｌ、Ｑ２
の共通ソースの電圧ＶＢが変動し、最終的な出力電圧Ｖ
ｏが入力信号Ｖ、の電圧と大きくずれるという欠点があ
る。The conventional sample-and-hold amplifier circuit described above converts the voltage of the hold capacitor 2 into the transistor Q of the differential amplifier 3.
The source of the transistors Ql and Q2 is connected to the constant current source circuit 4. Since there is a capacitance between the gate and source of transistor Q1,
If the response time of the differential amplifier 3 including the transistors Ql and Q2 is longer than the sampling period in which the sampling switch circuit 1 is closed, the sampling switch circuit 1
Even if the transistors Ql and Q2 open and enter the hold period,
The voltage VB of the common source of VB fluctuates, and the final output voltage V
There is a drawback that o is largely deviated from the voltage of the input signal V.
例えば、ホールドコンデンサ２の電圧ＶＡがＯＶの状態
から入力信号Ｖｌの電圧Ｅ、をサンプリングし、ホール
ドする場合の各部の波形を第５図（ａ）、（ｂ）に示す
。For example, when the voltage E of the input signal Vl is sampled and held from a state where the voltage VA of the hold capacitor 2 is OV, waveforms at various parts are shown in FIGS. 5(a) and 5(b).
定電流源回路４の電流値が、ホールドコンデンサ５を充
電する時間に比べて差動増幅器３の応答時間の方が短く
なるような大電流の時には、共通ソースの電圧ＶＢ、ホ
ールドコンデンサ２電圧ＶＡおよび出力電圧Ｖｏの波形
は第５図（ａ）のようになる。この時、第４図における
各部の電圧はサンプリング期間Ｔ１内に安定するので、
ホールド期間Ｔ２になってからの出力電圧Ｖ。の変動は
無い。When the current value of the constant current source circuit 4 is such a large current that the response time of the differential amplifier 3 is shorter than the time to charge the hold capacitor 5, the common source voltage VB and the hold capacitor 2 voltage VA The waveform of the output voltage Vo is as shown in FIG. 5(a). At this time, since the voltages at each part in FIG. 4 are stabilized within the sampling period T1,
Output voltage V after the hold period T2 has started. There is no change in .
しかしながら、定電流源回路４の電流値が、ホールドコ
ンデンサ２を充電する時間に比べて差動増幅器３の応答
時間の方が長くなるような小電流の時には、共通ソース
の電圧ＶＢ、ホールドコンデンサ２の電圧ＶＡおよび出
力電圧Ｖｏの波形は第５図（ｂ）に示されるようになる
。However, when the current value of the constant current source circuit 4 is such a small current that the response time of the differential amplifier 3 is longer than the time to charge the hold capacitor 2, the common source voltage VB The waveforms of the voltage VA and the output voltage Vo are as shown in FIG. 5(b).
このように、ホールドコンデンサ２の充電は完了し、サ
ンプリングスイッチ回路１が開き、ホールド状態になっ
ても、共通ソースの電圧Ｖ１は上昇し続ける。また、ト
ランジスタＱ＋にはゲート・ソース間容量が存在するた
め、共通ソースの電圧ＶＢの上昇によりホールドコンデ
ンサ２の容量とトランジスタＱ１のゲート・ソース間容
量との比で決まる電圧分が最終的な出力電圧Ｖ。の変動
となって現われる。In this way, even after charging of the hold capacitor 2 is completed and the sampling switch circuit 1 is opened to enter the hold state, the voltage V1 of the common source continues to rise. In addition, since transistor Q+ has a gate-source capacitance, an increase in the common source voltage VB causes the voltage determined by the ratio of the capacitance of hold capacitor 2 and the gate-source capacitance of transistor Q1 to become the final output. Voltage V. It appears as a fluctuation in
特にサンプリングレートが速い場合には、この出力電圧
■ｏの変動を少なくするため、定電流源回路４の電流値
を非常に大きくする必要があり、消費電極が増大する。Particularly when the sampling rate is fast, in order to reduce fluctuations in the output voltage (2o), it is necessary to make the current value of the constant current source circuit 4 extremely large, which increases the number of electrodes consumed.
また、サンプリングレートを速くするためには、ホール
ドコンデンサ２の値も小さくする必要があり、定電流源
回路４の電流が少ないと出力電圧ＶＯの変動は更に大き
くなるという欠点がある。Further, in order to increase the sampling rate, it is necessary to reduce the value of the hold capacitor 2, and there is a drawback that if the current of the constant current source circuit 4 is small, the fluctuation in the output voltage VO becomes even larger.
本発明の目的は、消費電力を増大させることなく出力電
圧の変動を抑えることができるサンプル・ホールド増幅
回路を提供することにある。An object of the present invention is to provide a sample-and-hold amplifier circuit that can suppress fluctuations in output voltage without increasing power consumption.
本発明のサンプル・ホールド増幅回路は、一端を入力端
子に接続し、この入力端子に印加されるアナログ電圧の
入力信号をサンプリング制御パルスにより所定の期間サ
ンプリングして他端へ伝達するサンプリングスイッチ回
路と、一端を前記サンプリングスイッチ回路の他端と接
続し他端を接地電位端子と接続してこのサンプリングス
イッチ回路の出力電圧で充電されるホールドコンデンサ
と、ゲートを前記ホールドコンデンサの一端と接続した
第１のトランジスタとゲート及びドレイン（又はソース
）を出力端子と接続しソース（又はドレイン）を前記第
１のトランジスタのソース（又はドレイン）と共通接続
した第２のトランジスタとを備えた差動増幅器と、一端
を前記第１及び第２のトランジスタのソース（又はドレ
イン）と接続し他端を前記接地電位端子と接続し基準電
圧入力端に印加される第１の基準電圧により所定の値の
第１の電流を流し第２の基準電圧により前記第１の電流
より小さい値の第２の電流を流す定電流源回路と、前記
第１及び第２の基準電圧をそれぞれ発生する第１及び第
２の基準電圧発生回路と、前記サンプリング制御パルス
により前記入力信号のサンプリングの期間中は前記第１
の基準電圧を前記基準電圧入力端へ伝達しその他の期間
は前記第２の基準電圧を前記基準電圧入力端へ伝達する
切換スイッチ回路とを有している。The sample-and-hold amplifier circuit of the present invention is a sampling switch circuit whose one end is connected to an input terminal, and which samples an analog voltage input signal applied to the input terminal for a predetermined period using a sampling control pulse and transmits the sample to the other end. , a hold capacitor having one end connected to the other end of the sampling switch circuit and the other end connected to a ground potential terminal to be charged by the output voltage of the sampling switch circuit; and a first hold capacitor having a gate connected to the one end of the hold capacitor. and a second transistor whose gate and drain (or source) are connected to an output terminal and whose source (or drain) is commonly connected to the source (or drain) of the first transistor; One end is connected to the sources (or drains) of the first and second transistors, the other end is connected to the ground potential terminal, and a first reference voltage of a predetermined value is applied to the reference voltage input terminal. a constant current source circuit that flows a current and causes a second current having a value smaller than the first current to flow based on a second reference voltage; and first and second standards that generate the first and second reference voltages, respectively. a voltage generating circuit; and the first voltage generating circuit during the sampling period of the input signal by the sampling control pulse.
and a changeover switch circuit that transmits the second reference voltage to the reference voltage input terminal during other periods, and transmits the second reference voltage to the reference voltage input terminal during other periods.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
この実施例は、一端を入力端子ＴＩに接続し、この入力
端子ＴＩに印加されるアナログ電圧の入力信号ＶＩをサ
ンプリング制御パルスＶＳＣにより所定の期間サンプリ
ングして他端へ伝達するサンプリングスイッチ回路１と
、一端を前記サンプリングスイッチ回路１の他端と接続
し他端を接地電位端子と接続してこのサンプリングスイ
ッチ回路１の出力電圧で充電されるホールドコンデンサ
２と、ゲートをホールドコンデンサ２の一端と接続した
ＮチャネルのトランジスタＱ１とゲート及びドレインを
出力端子Ｔｏと接続しソースをトランジスタＱ＋のソー
スと共通接続したＮチャネルのトランジスタＱ２とトラ
ンジスタＱ３．Ｑ４とを備えた差動増幅器３と、一端を
トランジスタＱ＋、Ｑ２のソースと接続し他端を接地電
位端子と接続し基準電圧入力端に印加される第１の基準
電圧ＶＲＩにより大きい値の第１の電流を流し第２の基
準電圧ＶＲ２により第１の電流より小さい値の第２の電
流を流す定電流源回路４と、第１及び第２の基準電圧Ｖ
ＲＩ、ＶＲ２をそれぞれ発生する第１及び第２の基準電
圧発生回路６．７と、サンプリング制御パルスＶ５ｏに
より入力信号Ｖ■のサンプリングの期間中は第１の基準
電圧■Ｒ１を基準電圧入力端へ伝達しその他の期間は第
２の基準電圧ＶＲ２を基準電圧入力端へ伝達する切替ス
イッチ回路５とを有する構成となっている。This embodiment includes a sampling switch circuit 1 having one end connected to an input terminal TI, sampling an analog voltage input signal VI applied to the input terminal TI for a predetermined period using a sampling control pulse VSC, and transmitting the sampled signal to the other end. , a hold capacitor 2 whose one end is connected to the other end of the sampling switch circuit 1 and the other end is connected to a ground potential terminal to be charged with the output voltage of the sampling switch circuit 1, and whose gate is connected to one end of the hold capacitor 2. N-channel transistor Q1, whose gate and drain are connected to the output terminal To, and whose source is commonly connected to the source of transistor Q+, and N-channel transistor Q2 and transistor Q3. Q4, one end is connected to the sources of transistors Q+ and Q2, the other end is connected to the ground potential terminal, and a first reference voltage VRI of a larger value is applied to the reference voltage input terminal. a constant current source circuit 4 which causes a current of 1 to flow and a second current having a smaller value than the first current by a second reference voltage VR2; and a first and second reference voltage V.
The first and second reference voltage generation circuits 6.7 generate RI and VR2, respectively, and the first reference voltage R1 is applied to the reference voltage input terminal during the sampling period of the input signal V by the sampling control pulse V5o. and a changeover switch circuit 5 that transmits the second reference voltage VR2 to the reference voltage input terminal during other periods.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第２図はこの実施例の動作を説明するための各部信号の
波形図である。FIG. 2 is a waveform diagram of various signals for explaining the operation of this embodiment.
サンプリングスイッチ回路１がサンプリング制御パルス
ＶＳＣにより閉じ、入力信号Ｖｉのサンプリングを開始
する。The sampling switch circuit 1 is closed by the sampling control pulse VSC and starts sampling the input signal Vi.
このサンプリング期間Ｔ、中、サンプリング制御パルス
■ｓｃは同時に切換スイッチ回路５を、大電流用の基準
電圧発生回路６側にし、基準電圧ＶＲＩを定電流源回路
４の基準電圧入力端に印加し、差動増幅器３の応答時間
が短くなるようにする。During this sampling period T, the sampling control pulse SC simultaneously switches the changeover switch circuit 5 to the large current reference voltage generation circuit 6 side, applies the reference voltage VRI to the reference voltage input terminal of the constant current source circuit 4, To shorten the response time of the differential amplifier 3.
次にサンプリングスイッチ回路１が開きホールド期間Ｔ
２になると、サンプリング制御パルスＶｓｃは切替スイ
ッチ回路５を小電流用の基準電圧発生回路７側にし、基
準電圧ＶＲ２を定電流源回路４の基準電圧入力端に印加
し差動増幅器３がホールドコンデンサ２の電圧をホール
ドできるだけのわずかな電流を流すようにする。Next, the sampling switch circuit 1 opens for a hold period T
2, the sampling control pulse Vsc sets the changeover switch circuit 5 to the small current reference voltage generation circuit 7 side, applies the reference voltage VR2 to the reference voltage input terminal of the constant current source circuit 4, and the differential amplifier 3 connects the hold capacitor. A small amount of current is applied to hold the voltage of 2.
このようにして、サンプリング期間Ｔ、内に各部信号を
安定させ、かつその他の期間のホールド期間下２中は定
電流源回路４の電流を少なくして消費電力を低減させる
ことができる。In this way, it is possible to stabilize the signals of each part within the sampling period T, and reduce the current of the constant current source circuit 4 during the hold period 2 of the other periods, thereby reducing power consumption.
第３図はこの本発明をアクティブマトリクス液晶ドライ
バに適用したときの回路図である。FIG. 3 is a circuit diagram when the present invention is applied to an active matrix liquid crystal driver.
この適用例は、本発明によるサンプル・ホールド増幅回
路を複数設け、これらサンプル・ホールド増幅回路の各
サンプリングスイッチ回路ｌ及び切換スイッチ回路５を
制御するサンプリング制御パルスＶ ＳＣＡ〜ＶＳＣＮ
をシフトレジスト１０により発生し、入力信号Ｖ＋をこ
のサンプリング制御パルスＶＳＣＡ〜Ｖ５ｏＮにより順
次サンプリングしてホールドし出力する構成としたもの
で、定電流源回路４の電流を制御する基準電圧Ｖ ＦＬ
ｌ、 Ｖ Ｒ２を発生する基準電圧発生回路６Ａ、７Ａ
は共用となっている。In this application example, a plurality of sample-and-hold amplifier circuits according to the present invention are provided, and sampling control pulses V SCA to VSCN are provided to control each sampling switch circuit l and changeover switch circuit 5 of these sample-and-hold amplifier circuits.
is generated by the shift resist 10, and the input signal V+ is sequentially sampled, held, and output using the sampling control pulses VSCA to V5oN, and the reference voltage VFL for controlling the current of the constant current source circuit 4 is set.
Reference voltage generation circuits 6A and 7A that generate V R2
are shared.
このような適用例においては特にサンプリングレートが
速くなり、多出力化すると、従来の方法では定電流源回
路に非常に大きな電流を流さなければならず、また多出
力であるためにホールドしている時間も長くなるので、
非常に効率が悪くなるが、本発明を適用することにより
大幅に消費電力を低減することができる。In such applications, especially when the sampling rate becomes faster and the number of outputs increases, the conventional method would require a very large current to flow through the constant current source circuit, and due to the multiple outputs, it would be difficult to hold the current. It will take a long time, so
Although the efficiency is very poor, power consumption can be significantly reduced by applying the present invention.
以上説明したように本発明は、定電流回路の電流を、サ
ンプリング時には大きくして差動増幅の応答速度を速く
し、ホールド時には小さくする構成とすることにより、
サンプリング期間内に各部信号の電圧が安定するので、
出力電圧の変動を抑えることができ、かつ消費電力を低
減することができる効果がある。As explained above, the present invention increases the current of the constant current circuit during sampling to increase the response speed of differential amplification, and reduces the current during hold.
Since the voltage of each part signal is stabilized within the sampling period,
This has the effect of suppressing fluctuations in output voltage and reducing power consumption.
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ド
ライバに適用したときの回路図、第４図は従来のサンプ
ル・ホールド増幅回路の一例を示す回路図、第５図（ａ
）、（ｂ）はそれぞれ第４図に示されたサンプル・ホー
ルド増幅回路の動作を説明するための各部信号の波形図
である。
１・・・サンプリングスイッチ回路、２・・・ホールド
コンデンサ、３・・・差動増幅器、４・・・定電流源回
路、５・・・切換スイッチ回路、６，６Ａ、７，７＾・
・・基準電圧発生回路、１０・・・シフトレジスト、Ｑ
１〜Ｑ５・・・トランジスタ。Fig. 1 is a circuit diagram showing one embodiment of the present invention, and Fig. 2 is a circuit diagram showing an embodiment of the present invention.
Waveform diagrams of various signals to explain the operation of the embodiment shown in the figure, Figure 3 is a circuit diagram when the present invention is applied to an active matrix liquid crystal driver, and Figure 4 is a conventional sample-and-hold amplifier circuit. A circuit diagram showing an example of FIG. 5 (a
) and (b) are waveform diagrams of various signals for explaining the operation of the sample-and-hold amplifier circuit shown in FIG. 4, respectively. DESCRIPTION OF SYMBOLS 1... Sampling switch circuit, 2... Hold capacitor, 3... Differential amplifier, 4... Constant current source circuit, 5... Changeover switch circuit, 6, 6A, 7, 7^・
...Reference voltage generation circuit, 10...Shift resist, Q
1 to Q5...transistors.
Claims (1)
アナログ電圧の入力信号をサンプリング制御パルスによ
り所定の期間サンプリングして他端へ伝達するサンプリ
ングスイッチ回路と、一端を前記サンプリングスイッチ
回路の他端と接続し他端を接地電位端子と接続してこの
サンプリングスイッチ回路の出力電圧で充電されるホー
ルドコンデンサと、ゲートを前記ホールドコンデンサの
一端と接続した第１のトランジスタとゲート及びドレイ
ン（又はソース）を出力端子と接続しソース（又はドレ
イン）を前記第１のトランジスタのソース（又はドレイ
ン）と共通接続した第２のトランジスタとを備えた差動
増幅器と、一端を前記第１及び第２のトランジスタのソ
ース（又はドレイン）と接続し他端を前記接地電位端子
と接続し基準電圧入力端に印加される第１の基準電圧に
より所定の値の第１の電流を流し第２の基準電圧により
前記第１の電流より小さい値の第２の電流を流す定電流
源回路と、前記第１及び第２の基準電圧をそれぞれ発生
する第１及び第２の基準電圧発生回路と、前記サンプリ
ング制御パルスにより前記入力信号のサンプリングの期
間中は前記第１の基準電圧を前記基準電圧入力端へ伝達
しその他の期間は前記第２の基準電圧を前記基準電圧入
力端へ伝達する切換スイッチ回路とを有することを特徴
とするサンプル・ホールド増幅回路。a sampling switch circuit having one end connected to an input terminal, sampling an input signal of an analog voltage applied to the input terminal for a predetermined period using a sampling control pulse, and transmitting the sample to the other end; a hold capacitor whose other end is connected to a ground potential terminal and which is charged by the output voltage of the sampling switch circuit; and a first transistor whose gate is connected to one end of the hold capacitor, its gate and drain (or source). a second transistor whose source (or drain) is commonly connected to the source (or drain) of the first transistor; and the other end is connected to the ground potential terminal, and a first current of a predetermined value is caused to flow by a first reference voltage applied to the reference voltage input terminal, and a second current is applied to the reference voltage input terminal. a constant current source circuit that flows a second current having a value smaller than the first current; first and second reference voltage generation circuits that generate the first and second reference voltages, respectively; and a changeover switch circuit that transmits the first reference voltage to the reference voltage input terminal during the sampling period of the input signal and transmits the second reference voltage to the reference voltage input terminal during other periods. A sample-and-hold amplifier circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109661A JPH0721958B2 (en) | 1988-05-02 | 1988-05-02 | Sample and hold amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109661A JPH0721958B2 (en) | 1988-05-02 | 1988-05-02 | Sample and hold amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279500A true JPH01279500A (en) | 1989-11-09 |
| JPH0721958B2 JPH0721958B2 (en) | 1995-03-08 |
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ID=14515954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109661A Expired - Fee Related JPH0721958B2 (en) | 1988-05-02 | 1988-05-02 | Sample and hold amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721958B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227676A (en) * | 1991-09-16 | 1993-07-13 | International Business Machines Corporation | Current mode sample-and-hold circuit |
| KR100494273B1 (en) * | 2001-11-21 | 2005-06-13 | 가부시키가이샤 한도다이 리코가쿠 겐큐 센터 | Sampling and hold circuit |
| JPWO2009078112A1 (en) * | 2007-12-19 | 2011-04-28 | パナソニック株式会社 | Operational amplifier, pipelined AD converter |
| JP2011166658A (en) * | 2010-02-15 | 2011-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Amplitude limiting amplifier circuit, and optical receiver |
-
1988
- 1988-05-02 JP JP63109661A patent/JPH0721958B2/en not_active Expired - Fee Related
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| JPH0721958B2 (en) | 1995-03-08 |
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