JPH01278778A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電界効果型トランジスタ、特にその構造に関す
るものである。

従来の技術 従来の電界効果型トランジスタの構造を第３図に基づい
て説明する。

たとえばｐ５基板１の表面の所定部分にゲート酸化膜２
を介してゲート電極３を設け、ゲート酸化膜２の両側の
ｐ型基板１０表面頭域にｎ＋ドレイン頭頭載およびｎ＋
ソーヌ唄領域を設けてｎチャネル型トランジスタを構成
している。このようなｎチャネル型トランジスタにおい
ては、ゲートしきい値電圧を制御するために、チャネ／
Ｌ／［［にｐ型の不純物を打ち込んでいる。その際に制
御性を高めるためにｐ型基板１の不純物濃度は１０〜１
０−と低く設定されている。

発明が解決しようとする課題 しかし従来の構造では、特に第３図に示すようにｎ＋ド
レインＩｆｌｆｌ［４に正バイアスを印加した場合、ｎ
＋ソースｆｉＪＩ［５およびｎ＋ドレイン［４とｐ型基
板１との界面のｐｎ接合部から、ｐ型基板１に向けて空
乏＃＊６の伸びが顕著となる。この結果この逆バイアス
空乏頭域内で発生する電子正孔対の数が増加し、空乏＠
戚６での発生電流つまりｎ＋ドレイン領域４からｐ型基
板１へのリーク電流が増加するといった問題があった。

本発明は上記問題を解決するものであり、窒乏娯域での
発生電流を抑制することによシ、ソース領域あるいはド
レイン領域もしくはこの両方から基板へのリーク電流を
減少することができる電界効果型トランジスタを提供す
ることを目的とするものである。

課題を解決するための手段 上記問題を解決するため本発明は、ドレイン須坂および
ソース領域の少なくとも一方の領域の直下に、前記ドレ
イン明域およびソース領域と異なる導電型の高不純物濃
°度領域を設けたものである。

作用 上記構成によシ、ドレイン頭載およびソース領域の少な
くとも一方の頭載の直下にこれらの頭載と異なる導電型
の高不純物濃度領域を設けたことによって、これらの領
域の直下の不純物密度が増加し、この不純物密度の平方
根に反比例して、直下に高不純物濃度須坂を有する前記
領域のｐｎ接合部における空乏領域幅は減少し、この空
乏領域幅に比例して空乏領域での発生電流は減少し、そ
の結果、発生電流による基板へのリーク電流は減少する
。

実施例 以下本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例の電界効果型トランジスタに
よる１セル１トヲンジヌタ形のダイナミック・ランダム
アクセヌ・メモリ（ＤＲＡＭ　）の２ビット分の断面図
である。Ｉ）ＲＡＭは、（１００）基板１１に形成した
ｐ−ウニ／Ｌ’１２に、セルプレート１３と埋め込みポ
リシリコン１４からなるトレンチキャパシタ１５と、ビ
ット線１６にコンタクト孔１７によシ接続したｎ＋ドＶ
イン頭頭載８、ワード線となるゲート電極１９およびト
レンチキャパシタ１５に接続したｎ＋ソース饋領域０か
らなシ、かつｎ＋ドレイン領域１８の直下にｐ十頭載２
１を有するｎチャネル型トフンジヌタトを設けて構成し
ている。第１図において、２２は店開絶縁膜、２３は素
子分離用の選択酸化膜、２４はゲート電ＦＭ１９のサイ
ドウオー〜である。

ここで、ｎチャネル型トランジスタのｎ＋ソース領域２
０およびｎ＋ドレイン＠Ｍ１８の不純物濃度はＩ　Ｘ　
１０２ｏｃｒｌ！−”　、ｐ＋ｆＭ域２１の不純物濃度
は１刈０”ａｍ　’とし、ｐ−ウニ／Ｌ／１２の不純物
濃度は１×１０ｃｍ　として、ｐ”ｆｆ）Ｉ＊２１の不
純物濃度をｐ−ウェル１２の不純物濃度よシ高くしてい
る。逆バイアス電圧を３ｖとし、ビット線１６に５ｖ印
加している状態では、ｎ＋ドレイン＠　ＶＣｌ３と基板
１１の間の電圧は８ｖとなる。

もしｐ＋［＊　２１が無い場合にはｐ−ウニ１ｖ１２の
側にＬＯｔｎｎの空乏頭載が伸びることになるが、ｐ＋
領域２１を設けｆｃ場合には、窒乏唄域幅は０．１０μ
ｍに圧縮される〇そして、空乏頭載での発生電流は空乏
頭域幅に比例することから、ｐ＋領域２１を設けること
にょシ空乏領域での発生電流によるり＋ドレイン頭［１
８カラ基板１１へのリーク電流を１０分の１に抑制する
ことができる。

第２図は、第１図のｎ＋ドレイン饋戚１８の直下に設け
たｐ＋唄職域２１かわシに、ｎ＋ソース饋領域ｏの直下
にｐ”ｆｉＵ域２５を設けたＤＲＡＭの断面図を示す。

ｐ中板ＶＣ２５の不純物濃度はｌＸ１０ｍ　　として、
第１図のｐ＋＋域２１と同じ不純物濃度にしている。第
２図において、ｎ＋ソース唄領域０の直下にｐ＋唄領域
５を設けることにより、第１図の場合と同様にｎ＋ソー
ス領域２０から基板１１へのリーク電流を１０分の１に
抑制できる。この結果、ｎ”ソース領域２ｏでのキャパ
シタセルであるトレンチキャパシタ１５から基板１１へ
のリーク電流を抑制できるので、ポーズタイムの劣化を
防ぐことができる。

なお、以上の実施例では、ｎ＋ドレインｆｉｌ　＊　１
８　’！たはｎ＋ソース頭Ｍ、２０のみに本発明を実施
した場合を示したがｎ＋ドレイン領域１８およびｎ＋ソ
ース頭頭載０の両方に本究明を実施することにより、両
方の饋域１８　、２０の空乏領域での発生電メ几による
リーク電流を抑制することができる。また、本実施例で
はｎチャネル型トランジスタの場合について示したがｐ
チャネル型トランジスタについても同様に実施できるこ
とはいうまでもない。

発明の効果 以上のように本発明によれば、ソース領域およびドレイ
ン頭載とは異なる導電型の局不鈍物濃度饋塚をソース鎖
板およびドレイン明域の少なくとも一方の下部に形成す
ることにょシ、ソースｍＶもしくはドレイン頭載の下部
の空乏唄域幅を抑制できるので、空乏頭載での発生電流
によるソース鎖板、ドレイン頭載から基板へのリーク電
流を抑制することができ、電界効果型トランジスタの特
性を向上させることができる。

【図面の簡単な説明】

第１肉は本発明の一実施例である電界効果型トランジス
タを用いた１セμｍトヲンジスタ型のダイナミック・ラ
ンダムアクセス・メモリの断面図、第２図は第１図のｐ
中板載の位置を変更した１セμｍトヲンジヌタ型のダイ
ナミック・ランダムアクセス・メモリの断面図、第３図
は電界効果型トランジスタのチャネμ長方向の断面図で
ある。 １１・・・（１００）基板、１２・・・ｐ−ウニμ、１
３・・・セルプレート、１４・・・埋め込みポリシリコ
ン、１５・・・トレンチキャパシタ、１６・・・ビット
線、１７・・・コンタクト孔、１８・・°ｎ＋ドレイン
饋域領域９・・・ゲート電極、２０・・・ｎ＋ソース唄
領域２１　、２５・・・ｐ十領域、２２・・・層間絶縁
膜、ｎ・・・選択酸化膜、２４・・・サイドウオーｐ０
代理人　　　森　　木　　義　　弘 第１図 ＩＩ−（１００）Ｉｔｓ　　　　　　　　　　　　１Ｂ
　−ｎ’　ＰＬＹン々良１投ｒｚ−ｐ−ウェル　　　　
　　　　　１９−デート電場ｔ３−４ルアし一ト　　　
　　　　　　ｚＯ−だソース願Ｉ久１４−１！めエヘ１
み・丁ぐリシソフン　　　　　２１・−Ｐ’　９１１？
筏””Ｂ〉’ｒ’＜ｖｔｉ＞タ　　　　　ｚ２−層間ｍ
ＫＩｌｌ／６−７７、ソトｆｉ　　　　　　　　　　　
　２３　うｉ丁工己パ１謎イＬｉｔジ１１７−フンクク
トＪム　　　　　　　　　２４−′す′イト′つ１−ル
第２図 ｚ５−Ｐｆ軸ｊへ 第３図

Claims (1)

【特許請求の範囲】
1. １、ドレイン領域およびソース領域の少なくとも一方の
   領域の直下に、前記ドレイン領域およびソース領域と異
   なる導電型の高不純物濃度領域を設けた電界効果型トラ
   ンジスタ。